Schaltungs- und Prozessebene

Die Kombination der Bereiche schafft Innovationsmöglichkeiten

13. Juni 2022, 14:30 Uhr | Iris Stroh
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Die Halbleiterindustrie treibt Innovationen auf der Prozessebene voran, gleichzeitig zeigt sie aber auch welche Fortschritte auf der Schaltungsebene möglich sind. Das VLSI Technology Forum greift in diesem Jahr erstmals auch Fortschritte auf, die auf einer Kombination beider Seiten basiert.

Nachdem in diesem Jahr nicht nur die Weiterentwicklungen in beiden Segmenten (Prozess- und Schaltungstechnik) auf dem »Symposium on VLSI Technology and Circuits« beleuchtet werden, sondern erstmals auch das Zusammenspiel beider Disziplinen, gibt es auch zum ersten Mal Highlights, die nur durch dieses Zusammenspiel möglich wurden. So zeigen beispielsweise Forscher von der Universität Tokio eine neuartige Implementierung eines Reservoir-Computing-Ansatzes mit FeFETs (HZO/Si) in einem parallelen Prozessor für die Spracherkennung.

Reservoir Computing ist eine Technik des maschinellen Lernens, die sich dadurch auszeichnet, dass sie deutlich weniger Hardware-Ressourcen und Rechenleistung benötigt und sich damit besonders gut für ein effizientes Online-Lernen in KI-Anwendungen im Edge eignet. Die Forscher können zeigen, dass FeFETs aufgrund von Polarisationsdynamiken Rechenoperationen im Speicher durchführen können. In dem berichteten Spracherkennungsexperiment erreichten sie mit diesem Ansatz eine Genauigkeit von mehr als 95,9 Prozent.

Forscher der University of Michigan zeigen in Zusammenarbeit mit Applied Materials einen Prototyp eines SoC vor, das aus vier einzelnen ReRAM-basierten CiM-Kacheln (Compute-in-Memory) und einem RISC-V als Host besteht. Der Prototyp kommt mit einem 128-MNIST-Datensatz auf eine Klassifizierungsgenauigkeit von 96,8 Prozent, die Dichte liegt bei 8,4 TOPS/mm2 und die normalisierte Spitzeneffizienz ist mit 662 TOPS/W angegeben.

Vom Georgia Institute of Technology kommt ebenfalls ein Vortrag zum Thema »Compute-in-Memory«: Dabei handelt es sich um ein CiM-Makro auf Basis von RRAM (Zelle besteht aus der Kombination von einem Transistor mit einem Widerstand, 1T1R), das ohne A/D-Wandler auskommt. Die meisten CIM-Makros nutzen ADCs, die aber die Leistung beschränken und Genauigkeitsverluste zur Folge haben. In dem Vortrag wird ein ADC-freies Speicherschema vorgeschlagen, das auf eine analoge Signalverarbeitung mit direkter Digitalisierung setzt. Dadurch halbiert sich die Fläche für die Abtastschaltung, die Recheneffizienz wird um den Faktor 4,3 verbessert und der Durchsatz um den Faktor 6,9 erhöht. Dieser Ansatz gilt als Möglichkeit, zukünftige CIM-Makros ohne ADCs zu realisieren.

Daneben gibt es aber natürlich auch wichtige Weiterentwicklungen auf der Prozessseite. So zeigt Intel beispielsweise Details über seine Intel-4-CMOS-Technologie mit FinFETs. Im Vergleich zu Intel-7 wird der Flächenbedarf halbiert und die Performance um 20 Prozent angehoben, bei gleichbleibender Leistungsaufnahme. Der Gate Pitch wird mit 50 nm angegeben, der Fin Pitch mit 30 nm und der minimale Metall-Pitch mit ebenfalls 30 nm. Es sind bis zu 16 Metallisierungslagen möglich.

Vom Imec kommt ein Vortrag über ein neuartiges Routing-Schema. Das Forschungszentrum arbeitet seit Jahren an seiner BPR-Technik und war bereits 2020 in Honolulu mit einem Test-Chip vertreten, bei der diese Technologie zum Einsatz kommt. BPR steht für »Buried Power Rail«, bei der die Stromschienen unter die Transistoren verlegt werden. Damit ergeben sich zwei Vorteile: ein geringerer Spannungsabfall und eine höhere Routing-Dichte, da Signal- und Stromversorgungsrouten nicht mehr in Konflikt zueinander stehen. In diesem Jahr geht Imec einen Schritt weiter und nutzt die BPR-Technik für Stromanschlüsse auf beiden Wafer-Seiten. Auch in diesem Fall kann das imec zeigen, dass sich der dynamische wie statische Spannungsabfall verringert und dass die P/NMOS-Transistoren ähnliche oder sogar bessere Ion-Ioff-Werte aufweisen.

Im Speicherbereich werden ebenfalls wichtige Neuerungen gezeigt. IBM zum Beispiel geht in seinem Vortrag auf Weiterentwicklungen im MRAM-Bereich ein. Auch wenn die STT-MRAM-Technologie bereits in der Serienfertigung (Spin-Transfer Torque Magnetoresistive RAM) sind, sind die Zuverlässigkeit und die Geschwindigkeit der Bausteine durchaus verbesserungswürdig. IBM zeigt in seinem Vortrag, dass ein Schalten im Sub-Nanosekunden-Bereich mithilfe von Double-Spin-Torque Magnetic-Tunnel-Junctions (DS-MTJs) möglich sind. Die Technik ermöglicht auch eine geringe Fehlerrate bei Schreibvorgängen mit Schreibimpulsen von ≤250 ps. In Hinblick auf die Zuverlässigkeit verweisen die Forscher darauf, dass auch nach 1010 Schreibzyklen keine Verschlechterung festgestellt wurde.

Huawei wiederum zeigt eine DRAM-Technologie mit vertikalen CAA-IGZO-FETs (CAA: Channel-all-around, IGZO: Indium-Gallium-Zinkoxid), die sich durch gute thermische Stabilität und Zuverlässigkeit auszeichnet. Dank einer optimierten IGZO-Dicke (rund 3 nm) und einem High-K-Dielektrikum (HfOx) wird eine Stromdichte 32,8 μA/μm bei Vth = 1 V erreicht. Aus der Sicht der Huawei-Forscher stellen die CAA-IGZO-FETs einen vielversprechenden Kandidaten für hochdichte, leistungsfähige 3D-DRAMs jenseits des 1α-Knotens dar.

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