Neue SiC-MOSFET-Generation von Rohm

Tiefe Einblicke in die Gen 4

22. September 2022, 8:00 Uhr | Prof. Peter Gammon, PGC Consultancy, und Dr. Stephen Russell, TechInsights

Vor kurzem hat Rohm Semiconductor seine vierte Generation an Siliziumkarbid-MOSFETs (SiC) auf den Markt gebracht. Doch halten diese Bauelemente, was der Hersteller verspricht? PGC Consultancy und TechInsights haben sich das genauer angesehen.

Als Rohm im Juni 2020 ihre vierte Generation an Siliziumkarbid-MOSFETs (SiC) ankündigte, hieß es in der Pressemeldung [1], »der flächenspezifische Durchlasswiderstand ist im Vergleich zu herkömmlichen Produkten um 40 Prozent niedriger, ohne die Kurzschlussfestigkeit zu beeinträchtigen, indem die ursprüngliche Double-Trench-Struktur weiter verbessert wurde«. Außerdem hieß es dort: »Darüber hinaus ist es durch die erhebliche Reduzierung der parasitären Kapazität möglich, die Schaltverluste gegenüber unserer vorherigen Generation von SiC-MOSFETs um 50 Prozent zu senken.«

Als dann in diesem Jahr die ersten Produkte verfügbar waren, konnte TechInsights einige Exemplare beschaffen und bereits im Juli 2022 erste Schnittbilder vorlegen [2]. Seitdem hat PGC Consultancy daran gearbeitet, elektrische Daten zu diesen Bauelementen zu liefern, die in Kombination mit diesen Schnittbildern helfen sollen, Rohms Weiterentwicklungen der Trench-Technologie zu bewerten. Im Folgenden geht es um einige aufschlussreiche erste Auswertungen, um die oben genannten Behauptungen des Unternehmens zu untersuchen und die vorgenommenen Verbesserungsmaßnahmen zu verstehen.

Grundlagen von Trench-MOSFETs

Bei herkömmlichen planaren MOSFETs befinden sich der Gate- und der Kanal-Bereich auf der Oberseite des Halbleiters. Diese Art von Bausteinen lässt sich leicht fertigen und ist recht robust. Um jedoch den Chip zu verkleinern und damit die Zahl der Chips pro Wafer (Ertrag) zu steigern, begrenzt die laterale Topologie die Möglichkeiten, wie weit sich die Chips letztlich verkleinern lassen.

Bei einem Trench-MOSFET befindet sich das Gate am Rande eines Grabens (Trench), der in die SiC-Oberfläche geätzt wurde. Durch ein solches Trench-Gate verringert sich der Durchlasswiderstand, genauer gesagt der spezifische Durchlasswiderstand (R_on·A). Dadurch kann der Hersteller den Chip verkleinern und sein Produkt bei gegebenem R_DS(on) mit weniger SiC-Material herstellen, wodurch die Zahl der Chips pro Wafer steigt.

Für den niedrigeren R_on·A von Trench-MOSFETs gibt es mehrere Gründe. Erstens bewegen sich die Elektronen an einem Gate, das auf der Seitenwand eines SiC-Trench hergestellt wird, im Kanal schneller, sie werden also weniger behindert als bei einem planaren Bauelement. Dadurch sinkt der Kanalwiderstand. Zweitens können Trench-MOSFETs möglicherweise den Widerstand im JFET-Bereich eines planaren MOSFETs eliminieren. Dabei handelt es sich um den Bereich, in dem der Strom von zwei Kanälen zwischen den p-dotierten Kontakten stark zusammengedrängt wird. Wie wir noch sehen werden, kann jedoch ein pragmatisches Design dazu führen, dass ein JFET-ähnlicher Bereich wieder eingeführt wird. Drittens sollte es möglich sein, mehr Gates in vertikalen Gräben zu platzieren als planare Gates, wodurch sich der Abstand zwischen den Zellen verringert und die Stromdichte steigt.

Allerdings lassen sich Trench-MOSFETs nur schwer im Hinblick auf Zuverlässigkeit und Robustheit optimieren. Denn es gilt, das hohe elektrische Feld in Siliziumkarbid, das neunmal höher als in Silizium ist, an der Oberseite des Bauelements zu maximieren und gleichzeitig das empfindliche Gate-Oxid, das sich ebenfalls an der Oberseite des Bauelements befindet, vor diesem Feld zu schützen.

Um diesen Spagat zu bewältigen, bedarf es eines ausgeklügelten, aber komplizierten Bauteil-Layouts. Anderenfalls muss der Drift-Bereich stark überdimensioniert werden (Derating), was die Vorteile der Trench-Architektur wieder zunichtemacht. Ein Nachteil von Trench-MOSFETs ist daher ihr komplizierteres Design, wodurch in der Regel mehr Fertigungsschritte erforderlich sind, von denen einige zusätzliche Komplikationen mit sich bringen können: mit hoher Energie geschaffene tiefe Implantationen (im Falle von Infineon) oder tiefe Trench-Ätzungen (bei Rohms neuer Gen4).

Trench-Designs von Rohm und Infineon

Rohm und Infineon waren die ersten, die auf Trench-MOSFETs umgestiegen sind und dabei sehr unterschiedliche Designs verwendet haben. Bild 1 stellt schematisch verschiedene SiC-MOSFET-Designs gegenüber, auch die Gen 3 und die Gen 4 von Rohm. Bild 2 zeigt einen Schnitt durch die Bausteine der Gen 3 von Rohm. Dabei hat sich das Unternehmen für ein traditionelleres Design mit Kanälen auf jeder Seite des Gate-Trench entschieden und nutzt Source- und Blind-Trenches auf jeder Seite, in denen tiefe P-Implantationen den Gate-Trench schützen.

Infineon hingegen lässt jeden Trench intensiver arbeiten. Jeder Trench hat auf einer Seite nur einen Kanal, während die andere Seite von einer tiefen P+-Implantation umgeben ist, um das hohe elektrische Feld vom Gate-Oxid fernzuhalten (Bild 1). Durch diese Anordnung kann die Kanalseite des Grabens perfekt auf den um 4° versetzten SiC-Kristall ausgerichtet werden – ein raffinierter Trick, um den elektrischen Widerstand des Kristalls zu senken.

In Bild 2 sind die beiden inaktiven Source-Trenches zwischen jedem aktiven Gate-Trench sowie die breiten Body-Kontakte zu sehen, wodurch der Zellenabstand für ein Trench-Bauelement sehr groß ist. Betrachtet man dieses Bauelement jedoch in der Draufsicht, ist dieses scheinbar verschwenderische Layout sinnvoll. Anstelle der traditionellen streifenförmig angeordneten Gates, die sich nur in einer Dimension über das Bauteil erstrecken, verlaufen diese bei Gen-3-Bauteilen von Rohm sowohl von oben nach unten als auch von links nach rechts. Dadurch entsteht ein cleveres zweidimensionales Gitter von Gates, das die Gate-Dichte pro Flächeneinheit nahezu verdoppelt. Dieses Konzept ähnelt dem sechseckigen Layout von Wolfspeed, das die Gate-Dichte um den Faktor 1,3 vergrößert.

Allerdings konnte keines der Trench-Designs mit einem Ron·A aufwarten, der unter dem marktführender Planar-MOSFETs lag – bis Rohm die Gen 4 vorgestellt hat. Eine weitere wichtige Fragestellung war, wie gut die Source-Trenches das Gate vor den sehr hohen Feldstärken schützen können.

Überblick zur Gen 4

Bild 3 zeigt eine hochauflösende Aufnahme eines Gen-4-Bauteils mit dem Rasterelektronenmikroskop. Gegenüber dem Vorgänger (Bild 2) hat diese Generation einige Ähnlichkeiten und einige auffällige Unterschiede. Ähnlich bleibt der von Rohm gewählte Ansatz, ein traditionelles Trench-Design mit Kanälen an beiden Seitenwänden des Gate-Trench zu verwenden. Allerdings wird jetzt jeder Gate-Trench von einem einzelnen, mit Masse verbundenen Source-Trench auf beiden Seiten flankiert, der doppelt so tief in den Drift-Bereich hineinreicht. Dieses wichtige Designelement nutzt das Unternehmen geschickt, um das Gate-Oxid besser zu schützen und den Durchlasswiderstand zu senken. Dazu gleich mehr.

Jeder einzelne Dummy/Source-Trench pro Gate-Trench reduziert den Zellenabstand um den Faktor 3. Dies bedeutet jedoch, dass das Zellenlayout, das Rohm in der Gen 3 verwendet hat und das die Gate-Dichte fast verdoppelte, zugunsten eines traditionellen eindimensionalen Streifenlayouts aufgegeben hat. In Summe erhöht sich die Dichte an Gate-Trenches pro Flächeneinheit um mindestens 50 Prozent. Dadurch sinkt der Widerstand im Kanalbereich, mit dem andere SiC-Bauelemente zu kämpfen haben, weiter. Dieser kann bis zu 30 Prozent des Durchlasswiderstands eines planaren 650-V-MOSFET ausmachen [3].

Ein weiterer wichtiger Einflussfaktor auf den Widerstand, das Substrat, wurde zum ersten Mal gedünnt, wodurch dieser Anteil erheblich sank.

Behauptungen von Rohm auf dem Prüfstand

Um die anfangs angeführten Behauptungen von Rohm in Bezug auf diese Bauelemente zu prüfen, wurden Gen-4-MOSFET mit 750 V Nennspannung mit einem 650-V-MOSFET der 3. Generation und einen marktführenden planaren 650-V-MOSFET verglichen. Alle Prüflinge hatten ähnliche Nennwerte für den Durchlasswiderstand.

Rohms erste Behauptung lautete, dass die Leitverluste um 40 Prozent sanken, sodass sich die Größe des Chips verringern ließ [4]. Tatsächlich lassen sich anhand der Schnittbilder von TechInsights bestätigen, dass der spezifische Durchlasswiderstand R_on·A der aktiven Fläche des Chips fast genau 40 Prozent niedriger ist als bei der vorherigen Generation, obwohl die notwendigen nicht aktiven Flächen des Bauelements diesen Nutzen nur marginal verringern (Bild 4). Außerdem liegt der R_on·A um 20 Prozent niedriger als beim führenden planaren Bauelement, das PGC charakterisiert hat. Diese Entwicklung ist von entscheidender Bedeutung, da sich dadurch der Chip schrumpfen lässt, was wiederum die Zahl der Chips pro Wafer erhöht und die Kosten senkt [5].

Die zweite Aussage in Bild 4 besagt, dass sich aufgrund der geringeren Miller-Kapazität die Schaltverluste verringerten. Die verglichenen Chips passten zwar nicht perfekt zusammen, aber es bestätigte sich, dass C_rss (bei Nennspannung) um etwa 90 Prozent und C_oss (abhängig von der Spannung) um einen Bruchteil reduziert wurden. Benchmarking-Tests zum Schaltverhalten laufen derzeit noch bei PGC Consultancy.

Eine Aussage von Rohm bezieht sich darauf, dass die Nennspannung der Produktreihe von 650 auf 750 V erhöht wurde. Dazu erklärte das Unternehmen: »Die Durchbruchspannung von 750 V gewährleistet einen Designspielraum gegen Spannungsspitzen bei U_DS«. Dies könnte eine interessante Entwicklung sein, die in der gesamten Branche zu beobachten ist.

Tatsächlich liegt die Durchbruchspannung des neuen Gen-4-Bauelements unter statischen Testbedingungen bei rund 1000 V und damit niedriger als die des Gen 3-Bauelements mit über 1200 V (Bild 5). Damit liegt das Gen-4-Bauelement gleichauf mit den führenden planaren MOSFETs. Angesichts der vorliegenden Daten ist diese kleinere Sicherheitsmarge ziemlich erstaunlich. Laut Rohm sollen sich diese Komponenten bei 75 Prozent ihrer tatsächlichen Durchbruchsspannung einsetzen lassen, während es bei der Gen 3 nur knapp über 50 Prozent waren – ein Zeichen dafür, dass sie wesentlich zuverlässiger sind. Dieses niedrigere Derating stellt eine große Verbesserung dar, die unter anderem dazu beiträgt, den Durchlasswiderstand zu verringern, wie im Nachfolgenden noch erläutert wird.

Demnächst folgt ein Kurzschlusstest der Gen 4 bei PGC, denn eine dritte interessante Aussage von Rohm ist, dass trotz kleinerer Chips und höherer Stromdichte die Kurzschlussfestigkeit entgegen der Erwartung zugenommen hat (Bild 6). Zusammen mit dem geringeren Derating ist dies ein weiterer Beweis dafür, dass das Unternehmen einen großen Schritt nach vorn in Sachen Zuverlässigkeit und Robustheit seiner Komponenten gemacht hat.

In Summe hat Rohm eine beachtliche Leistung abgeliefert, die viele Kritikpunkte an frühen SiC-Trench-Bauelementen entkräften. Doch wie war dies möglich?

Das erste Gebot: Schütze das Gate-Oxid!

Bild 7 stellt schematisch die Zellstrukturen von Gen 3 und Gen 4 gegenüber. Die Abbildung ist nicht maßstabsgetreu, hebt aber die Änderungen rund um das Gate hervor. Beim Design von MOSFETs, insbesondere von SiC-Trench-MOSFETs, geht es vor allem darum, das Gate-Oxid im gesperrten Zustand zu schützen, wenn eine hohe Spannung zwischen Drain und Source anliegt. Zu diesem Zeitpunkt sind hohe elektrische Felder an der Oberfläche des Bauelements zu verzeichnen, die zu Problemen in Bezug auf Leckströme durch das Gate-Oxid und auf dessen Zuverlässigkeit führen können. Beim Gen-3-Bauelement sind die Source-Trenches nur so tief wie der Gate-Trench, weshalb die darunterliegenden P+-Implantationen nur ein wenig tiefer waren als der Gate-Trench selbst. Infolgedessen schmiegen sich die im Diagramm dargestellten elektrischen Feldlinien um die Ecken des Trenches und können so leichter mit der Unterseite des Gate-Trench interagieren.

Im Gegensatz dazu sind die Source-Trenches der neuen Gen 4 mit ihren P+-Bereichen viel tiefer. Dadurch liegt der pn-Übergang, der das Gate schützt, weiter unten im Drift-Bereich und damit weiter weg vom Gate-Oxid. Damit bleibt die maximale Feldstärke weiter vom Gate-Oxid entfernt als bei der Gen 3.

Der Nutzen aus dem Gate-Schutz

Ist das Gate wie beim Gen-3-Bauelement weniger gut geschützt ist, ist sicherzustellen, dass das elektrische Feld niemals so stark wird, dass es das Gate-Oxid schädigt. Daher wird der Drift-Bereich, der die Sperrspannung aufnehmen muss, bewusst überdimensioniert (Derating [3]). Es sei daran erinnert, dass ein Gen-3-Baustein mit 650 V, wie er in Elektroautos mit 400 V Batteriespannung eingesetzt werden kann, eine Durchbruchspannung von über 1200 V hat. Dies gewährleistet einen sicheren, langlebigen Betrieb, aber der Widerstand des Driftbereichs steigt exponentiell mit der Spannung, die er aufnehmen muss (R_dr ∝ U^2,28).

Da das Gate bei Gen-4-Bauteilen besser geschützt ist, muss deren Driftbereich weniger überdimensioniert werden. Die gemessene Durchbruchsspannung betrug 1000 V, eine Verringerung um mehr als 20 Prozent gegenüber Gen 3. Somit ließe sich der Widerstand im Driftbereich um mehr als 40 Prozent reduzieren. Dies scheint sich in den Querschnitten von TechInsights zu bestätigen, denn die Driftregion des neuen Bauelements ist ähnlich breit, obwohl sie wegen der tiefen Gräben (siehe Bild 7) tatsächlich dünner ist. Es ist auch davon auszugehen, dass der Driftbereich bei Gen 4 höher dotiert ist, was den Widerstand weiter senkt.

Darüber hinaus steigt auch die Zuverlässigkeit, wenn das Gate-Oxid wirkungsvoll geschützt ist. Dies erklärt auch die längere Lebensdauer des Gate-Oxids im Kurzschluss, die Rohm von minimal 4,5 µs auf 5,5 µs erhöht hat. Im Kurzschlussfall erreicht der Bereich des Bauelements, der das höchste Feld aufnimmt, in der Regel die höchsten Temperaturen. Je weiter diese Stelle vom Gate entfernt ist, desto länger dauert es, bis dessen Oxid durchschlägt.

Ein Schritt Richtung SiC-Superjunction?

Auch wenn die neue Gen 4 keine Superjunction-Bauelemente sind, da ihre p-dotierten Trenches nur einen Bruchteil der von uns vorgeschlagenen ausmachen, liegt die Vermutung nahe, dass das Superjunction-Prinzip in der Region unterhalb der Source-Trenches zum Tragen kommt. Schließlich könnte ein sehr schmaler n-dotierter Bereich, der zwischen zwei P-Säulen liegt, dazu führen, dass der Widerstand des JFETs erheblich ansteigt. Allerdings dürfte der Widerstand im n-dotierten Bereich höher sein als im Driftbereich, sodass das Prinzip des Ladungsausgleichs bei Superjunction-MOSFETs genutzt werden kann, um die Dotierung zu erhöhen, ohne die Sperrfähigkeit zu beeinträchtigen.

Fazit und Schlussfolgerungen

Das Gen-4-Design scheint sein Potenzial auszuschöpfen. Daraus lässt sich schlussfolgern, dass Rohm einen Weg gefunden hat, ihr Deep-Trench-Design dazu zu nutzen, um gleichzeitig:

den Zellenabstand um den Faktor drei zu verringern, was den Kanalwiderstand erheblich reduziert,
das Gate-Oxid zu schützen, wodurch dessen Zuverlässigkeit steigt und die Möglichkeit besteht, den Drift-Bereich weniger zu deraten, wodurch dessen Widerstand sinkt,
den Substratwiderstand erheblich zu reduzieren und
einen JFET-Bereich einzuführen, wobei sich dieser Nachteil durch die Prinzipien des Ladungsausgleichs (Superjunction) verringern lässt.

Nun bleibt abzuwarten, inwieweit Hersteller von Elektrofahrzeugen und Tier-1-Unternehmen diese Technologie in ihren On-Board-Ladegeräten oder möglicherweise sogar in den Antriebsumrichtern einsetzen. Denn in diesem Bereich dominieren derzeit noch planare SiC-MOSFETs.