Startseite > Halbleiter > KI treibt Technologiewandel in der Chip-Branche

Panel-Level-Packaging für GPUs

KI treibt Technologiewandel in der Chip-Branche

9. Juli 2024, 7:30 Uhr | Heinz Arnold

»Auf der Wafer-Ebene geht schon allein wegen der runden Form viel Fläche verloren; diesen Nachteil haben Panels nicht. Dies dürfte ein Hauptargument für große Foundries wie TSMC sein, der FO-PLP-Technologie mehr Augenmerk zu schenken«, sagt Debbie-Claire Sanchez, Vice President von ERS und Leiterin des Geschäftsbereich Advanced Packaging Equipment bei ERS.

Der Wettbewerb zwischen den führenden Halbleiterherstellern verlagert sich mehr und mehr auf das Advanced Packaging. Jetzt könnte sich ein Technologiewandel ankündigen: Das Rennen um das neue Panel-Level-Packaging für die Fertigung von KI-Chips hat bereits begonnen.

▶ Diesen Artikel anhören

Denn Intel, Samsung und TSMC investieren jetzt verstärkt in die Entwicklung des Fan-out-Panel-Level-Packaging – einer vielversprechenden Advanced-Packaging-Technik für die kommenden Chip-Generationen –, wie die Analysten von TrendForce schreiben.

Herausforderungen und technologische Anpassungen

Dass TSMC nun in die Fan-out-Panel-Level-Packaging-Technik einsteigen wolle, lässt aufhorchen. Die größte Foundry der Welt selbst hat verlauten lassen, sehr genau zu verfolgen, was sich in den einzelnen Bereichen des Advanced Packaging tut. Bisher hatte TSMC allerdings die Hürden, die sich der neuen Fan-out-Panel-Level-Packaging-Technologie (FO-PLP) entgegenstellen, für zu hoch gehalten, sowohl für TSMC selber als auch für die Zulieferer, weil viele Anpassungen an den Maschinen, neue Prozesse und neue Materialien dafür erforderlich seien.

Derzeit fertigt TSMC die KI-Chips – vor allem die GPUs für Nvidia – mithilfe der Chip-on-Wafer-on-Substrate-Technik (CoWoS), um mehrere Chiplets in ein einziges Gehäuse zu integrieren. Mit CoWoS lassen sich beispielsweise zwei »Blackwell«-GPUs von Nvidia mit acht High-Bandwidth-Memories (HBM) kombinieren. Doch die Packages werden immer größer, KI-Chips erreichen bereits Größen von 60 mm × 60 mm und sogar 80 mm × 80 mm. Schon bald könnte die Fläche eines 300-mm-Wafers nicht mehr ausreichen, um genügend Platz für das Packaging der Chips zur Verfügung zu stellen.

Vorteile und Wirtschaftlichkeit von FO-PLP

Deshalb sehen sich die Hersteller gezwungen, ihr Augenmerk verstärkt auf Fan-out-Panel-Level-Packaging zu richten, wie auch Debbie-Claire Sanchez, Vice President von ERS und Leiterin des Geschäftsbereich Advanced Packaging Equipment bei ERS, zu berichten weiß: »Das Interesse an FO-PLP war bis vor zwei Jahren relativ groß, ließ dann aber nach und zog seit Anfang 2024 wieder merklich an, eben wegen der KI-Chips, die nur noch auf Panel-Level wirtschaftlich gefertigt werden können. Jetzt ist ein starker Anreiz da, sich mit der neuen Technik zu beschäftigen.« ERS, für die Sanchez arbeitet, ist ein Hersteller von Maschinen für die Halbleiterfertigung, der vor sechs Jahren in die Entwicklung von Systemen für das FO-PLP eingestiegen ist, insbesondere solche, die geeignet sind, die gefürchtete Verwölbung (Warpage) in den Griff zu bekommen, aber auch Debonding-Maschinen für das Panel-Level-Packaging.

Dazu ein kurzer Blick darauf, worum es geht: Die Grundidee besteht darin, die Dies – nachdem sie die Front-End-Prozesse durchlaufen haben – wie gehabt aus dem Silizium-Wafer zu vereinzeln, sie dann aber in einem gewissen Abstand zueinander in einen neuen Wafer aus Kunststoff einzubetten. Die Dies können dann die Packaging-Prozesse parallel durchlaufen und werden als fertig assemblierte Chips aus dem Kunstwafer vereinzelt. Diese Technik wird als Fan-out-Wafer-Level-Packaging (FO-WLP) bezeichnet. Weil in den klassischen Packaging-Techniken jedes Die einzeln assembliert werden muss, reduziert FO-WLP die Kosten pro Die.

Eine noch größere Kosteneinsparung ließe sich erzielen, wenn die aus dem ursprünglichen Wafer vereinzelten Dies nicht in 300-mm-Kunststoff-Wafer, sondern in viel größere rechteckige Kunststoff-Panels eingebettet werden. Dieses sogenannte Fan-out-Panel-Level-Packaging (FO-PLP) befindet sich noch in der Entwicklung. Besonders die Verwölbung der großen Panels aufgrund der verschiedenen Wärmeausdehnungskoeffizienten von Kunststoff und Silizium bereitet noch Kopfzerbrechen. (Einen etwas anderen Ansatz verfolgt der österreichische Leiterplattenspezialist AT&S, siehe dazu den Kastentext).

Doch haben sich auch schon relativ früh Hersteller von den Vorteilen der FO-PLP-Technik überzeugen lassen. So fertigt Samsung bereits mithilfe der FO-PLP-Technik Chips für die Galaxy-Watch. »Samsung hatte schon sehr früh eine klare Roadmap«, sagt Dr. Tanja Braun, Gruppenleiterin am Fraunhofer IZM.

Deshalb ist es für Debbie-Claire Sanchez keine große Überraschung, dass TSMC nun ebenfalls in das FO-PLP einsteigen will: »Auf der Wafer-Ebene geht schon allein wegen der runden Form viel Fläche verloren; diesen Nachteil haben Panels nicht. Dies dürfte ein Hauptargument für große Foundries wie TSMC sein, dieser Technologie mehr Augenmerk zu schenken.«

TSMC setzt dabei auf Panels mit einer Fläche von 515 mm × 510 mm. »Diese Fläche ist insgesamt viel größer und lässt sich anders als die runden Wafer auch noch viel besser nutzen. Alles in allem reduzieren sich die Kosten pro Chip also deutlich. Jetzt ist der entscheidende Anreiz da und viele steigen wieder oder neu ein«, sagt Debbie-Claire Sanchez.

Auch Dr. Tanja Braun spricht von einer zweiten Welle: »Schön, dass es jetzt wieder Argumente für FO-PLP gibt und dass sich große Unternehmen erneut damit beschäftigen.«

Das gilt nicht nur für Hersteller, die sich traditionell auf die Front-End-Fertigung der Chips fokussiert haben, sondern auch für typische Auftragsfertiger, die vor allem in Asien angesiedelt sind und das Packaging und den Test der Chips durchführen. Dazu zählen beispielsweise Mepes, PowerTech und ASE. Auch Amkor geht in ihrem Werk in Portugal in diese Richtung.

Die technische Hürden

Doch mehrere technische Hürden sind noch zu nehmen, bis FO-PLP tatsächlich in die reale Fertigung Einzug halten kann. Dazu zählt nicht nur die Verwölbung (Warpage), sondern das Handling der großen Panels insgesamt, insbesondere auch der dafür erforderliche Lithografieprozess, und die Automatisierung. »Sicherlich ist die Warpage eines der Hauptprobleme, aber ich bin mir sicher, dass es hier niemals nur ein Rezept für alles geben wird, sondern Optimierungen unterschiedlicher Prozesse für unterschiedlicher Produkte«, sagt Braun. Derzeit passiere hier viel, von der Entwicklung neuer Materialien, die eine sehr große Rolle spielt, über Package-Architekturen bis hin zu optimalen Geometrien. Viele Unternehmen wie beispielsweise ERS trügen dazu bei, die viele Detailprobleme zu lösen.

Dazu gehört auch die in Österreich ansässige EV Group (EVG). »Die KI-Chips befeuern die Entwicklung, denn die Packages erreichen Flächen, die denen von vier Reticles entsprechen, dann wäre es grundsätzlich sinnvoll, auf FO-PLP überzugehen«, sagt Thomas Uhrmann, Director Business Development von EVG. Zwar habe EVG das maskenlose Lithografiesystem »Lithoscale« vor allem im Hinblick auf FO-WLP ausgelegt, doch sei es kein Problem, das System auf die Verarbeitung von Panels zu skalieren. »Die Lithografie funktioniert sehr gut auf Panel-Level«, so Uhrmann.

Sorgen bereiten ihm andere Fragen: Was werde beispielsweise die Substrat-Technologie sein? »Es fehlen Standards, die aber wären für uns als Equipment-Hersteller essenziell.« Und es gebe noch zahlreiche weitere ungelöste Probleme, etwa was passiert, falls ein Panel nicht funktioniert. Sind dann alle Packages verloren? Deshalb fokussiert sich EVG derzeit auf FO-WLP. »Wir haben aber die richtigen Tools, um auch Maschinen für FO-PLP anbieten zu können, falls der Bedarf steigt«, so Uhrmann. »Den großen Schub in diese Richtung sehe ich allerdings noch nicht. Es gibt eben noch viele Lücken, die überbrückt werden müssen, um von FO-WPL auf FO-PLP springen zu können.«

Doch Tanja Braun blickt bereits in Richtung der übernächsten Panel-Level-Fertigungstechniken. Dass die Materialien für die Substrate eine wesentliche Rolle spielen, hatte sie bereits erwähnt. Eine Vielzahl neuer Polymere werde derzeit entwickelt. »Meiner Meinung nach liegt die Zukunft aber nicht in Kunststoff-, sondern in Glassubstraten. Sie weisen viele Vorteile auf, auch in Hinblick auf Warpage. Glas-Panels sind homogen und glatt, und sie eignen sich auch für photonische und HF-Chips – aber hier stehen wir noch vor vielen Herausforderungen.«

Ausblick auf zukünftige Entwicklungen

Mit ihrer Einschätzung steht sie nicht alleine. Intel hat bereits angekündigt, eine neue Advanced-Packaging-Technik zu entwickeln, in der Glassubstrate zum Einsatz kommen. Die Volumenfertigung soll zwischen 2026 und 2030 hochgefahren werden. Die mithilfe der neuen Technik gefertigten Chips sollen zunächst im KI-Umfeld und in großen Datenzentren eingesetzt werden.

Jobangebote+ passend zum Thema

MACNICA ATD EUROPE - Ihre berufliche Zukunft

MACNICA ATD Europe GmbH, Ingolstadt

Vertriebsinnendienst / Account Manager (m/w/d)

GLYN GmbH & Co. KG, Idstein

Vertriebsinnendienst / Account Manager (m/w/d) für das Vertriebsbüro bei Wien

GLYN GmbH & Co. KG, Brunn am Gebirge

Alle Jobangebote im Elektroniknet Karrierebereich anzeigen

AT&S

Der etwas andere FO-PLP-Ansatz

In den traditionellen FO-PLP-Ansätzen werden die Chips aus dem Wafer vereinzelt und in das Mold-Panel gesetzt. Dann durchlaufen sie im Verbund den Fan-out-Prozess.

Als Leiterplattenhersteller verfolgt AT&S einen etwas anderen FO-PLP-Ansatz: Ausgangspunkt ist das Substrat aus glasfaserverstärktem Epoxidharz. Die Komponenten werden in dafür vorgesehene Öffnungen im Substrat gesetzt und über Kupferleitungen verbunden. Dann werden die Aufbaulagen gefertigt. »Die Kontaktiertechnik bzw. das Fan-out sind dann für uns überhaupt nichts Neues mehr«, sagte Marks Leitgeb, Head of Research & Development Microelectronics Packaging von AT&S, im Gespräch mit Markt&Technik.

Derzeit liegt der Abstand der Leiterbahnen (Line-Spacing) zwischen 10 µm und 100 µm. Die Microvias haben einen Durchmesser von 45 µm. Das sieht auf den ersten Blick recht groß aus, geht doch der Trend im traditionellen FO-PLP zu deutlich unter 10 µm, teilweise schon zu unter 1 µm. Doch wird der Ansatz von AT&S schnell aufholen: »Auf unseren R&D-Linien erreichen wir schon eine Line Space von 5 µm und sogar 2 µm, der Via-Durchmesser geht bis hinunter zu 10 µm. Wir stehen auf einer Stufe mit den klassischen FO-PLP-Techniken«, erklärt Leitgeb.

Dafür sieht er für den eigenen Ansatz einige entscheidende Vorteile: Erstens könne AT&S mehr Kupfer ins System bringen, was vor allem für Power-Anwendungen wichtig sei, etwa für die vielen Power-Domains der KI-Chips.

Zweitens könne auf beiden Seiten des Packages Fan-out-Strukturen aufgebracht werden. »Dadurch erreichen wir eine viel höhere Leitungsdichte als klassisches FO-PLP«, so Leitgeb. Zudem sei es einfacher, passive und aktive Komponenten miteinander zu kombinieren.

Das Substrat wird zwar laut Jan Preibisch, VP Corporate Strategy von AT&S, mit steigenden Anforderungen auch teurer, dafür können aber auf Systemebene Komponenten wegfallen, die sonst gebraucht würden. »Außerdem sind bei den traditionellen FO-PLP-Ansätzen ebenfalls aus Stabilitätsgründen – etwa für KI-Chips – Substrate oft erforderlich, man kommt also um sie ohnehin nicht herum«, erklärt Preibisch. Und er macht auf einen weiteren Nachteil der traditionellen FO-Technik aufmerksam: »Wenn etwas schiefgeht, ist das ganze Panel kaputt, das kann teuer kommen.«

Dabei gibt es bei dem Ansatz von AT&S zwei verschiedene Wege zum Endprodukt. Entweder wird zuerst die Fan-out-Kontaktierung auf dem Substrat gefertigt und dann kommen die Chips dazu, oder die Chips werden zuerst auf das Substrat gesetzt, dann wird das Fan-out realisiert. Und was sind die Vor- und Nachteile der beiden Methoden? »Das lässt sich gar nicht so einfach sagen, hier haben verschiedene Anwender verschiedene Präferenzen, der Kunde entscheidet. Wir können beides«, so Leitgeb.