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IEDM 2017

Globalfoundries holt kräftig auf

8. Januar 2018, 9:10 Uhr | Iris Stroh

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Weitere Errungenschaften...

Nicht nur Globalfoundries hat die IEDM genutzt, um seine neue Prozesstechnik vorzustellen. Auch Intel war mit einem Paper über seine 10-nm-Technologie auf Basis der 3. Generation von FinFET-Transistoren vertreten. Intel nutzt die SAQP-Technik nicht nur für die Transistoren, sondern auch für die kritischen Metallisierungsebenen (M0 und M1). Globalfoundries nutzt Kobalt für die Kontakte, Intel bereits für die Metallisierung. Patton erklärt diesbezüglich, dass es hinsichtlich der Fertigungsausbeute vorteilhaft ist, dass Globalfoundries für 7 nm noch kein Kobalt für die Metallisierung benötigt, dass aber wohl beim nächsten Shrink dieser Schritt auch bei Globalfoundries fällig wird.

Intel nutzt ebenfalls einen Multi-Workfunction-Ansatz, um unterschiedliche Schwellspannungen zu realisieren, wobei Globalfoundries auf acht verschiedene Spannungen setzt, Intel nur auf drei. Chris Auth, Vice President & Director, Advanced Transistor Development bei Intel, gibt an, dass auch Intel beim Vergleich von 14 und 10 nm auf einen Skalierungsfaktor von über 2 kommt, genauer gesagt auf 2,5. Die SRAM-Zellengröße ist mit 0,0312 µm² angegeben.

Darüber hinaus gab es auf der IEDM natürlich noch viele andere Errungenschaften, die präsentiert wurden. Ein Beispiel ist der Vortrag von SK Hynix. Das Unternehmen hat ein (25 nm) Cross-Point-ReRAM-Array (Resistance Switching Random Access Memory) mit einer 1-Selektor-1-Widerstand-Architektur (1S1R) gezeigt, dessen Selektor mit Hilfe eines mit Arsen dotierten SiO2-Film gefertigt wurde. SiO2 ist nicht nur ein gängiges Material in der Halbleiterindustrie, sondern das ReRAM zeichnete sich auch durch höchste Performance-Werte aus: eine Stromdichte von bis zu 25 MA/cm2, eine Übergangszeit von On zu Off von weniger als 52 ns beziehungsweise 23 ns; Schaltzyklen von über 105 sind möglich.

Ein weiteres Beispiel ist das Leti-Paper über einen Prozess zur monolithischen 3D-Integration, ein Verfahren, an dem Leti schon seit zehn Jahren arbeitet. Ein Vorteil der monolithischen oder sequenziellen 3D-Integration besteht zum Beispiel darin, dass die Granularität deutlich höher ist als bei anderen 3D-Verfahren, bei denen Chips in einem Gehäuse aufeinander gestapelt werden. Denn mit diesem Verfahren können sogar die kleinsten Einheiten, die Transistoren, übereinander gestapelt werden. Außerdem kann damit eine sehr hohe Kontaktdichte erreicht werden.

Perrine Batude vom Leti erklärt: »Mit dem sequenziellen Verfahren lassen sich 108 Vias/mm² realisieren, das geht mit keinem anderen 3D-Verfahren.« Mit diesem Verfahren lassen sich laut Batude außerdem Geschwindigkeiten erreichen, für die sonst sehr kleine Prozessstrukturen notwendig wären; außerdem könnten für die verschiedenen Ebenen unterschiedliche Prozesse genutzt werden. Batude: »Wir haben einen sequentiellen 3D-Prozess in einer industriellen 300-mm-Umgebung entwickelt, bei dem der untere MOSFET und der Interconnect ein thermisches Budget von 500 °C aufweisen. Alle Prozessmodule für die oberen HP-FETs liegen innerhalb dieser 500 °C, sodass die sequenzielle Integration die unteren Transistoren nicht belastet.«