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GaN-Leistungshalbleiter charakterisieren

Herausforderung GaN-FET-Test

07. Dezember 2020, 13:40 Uhr   |  Nicole Wörner

Herausforderung GaN-FET-Test
© Keysight

Auf GaN zugeschnittene Testplatine für eHEMT

Die dynamische Charakterisierung von Leistungshalbleitern mit großer Bandlücke ist eine echte Aufgabe. Vor allem Leistungshalbleiter-FETs aus Galliumnitrid machen Probleme, weil ihr Betrieb mit höheren Frequenzen und verschiedenen Technologien verknüpft ist. Wie meistert man diese Herausforderungen?

Von Ryo Takeda, Bernhard Holzinger, Michael Zimmermann, und Mike Hawes von Keysight Technologies

Bei GaN-FETs gibt es einige Variationen: GaN-HEMT (Hi Electron Mobility Transistor), Gate-Injektionstransistor (GIT) und Kaskoden-GaN-FET. Sie haben unterschiedliche Strukturen, Verhaltensweisen und Eigenschaften. Daher erfordert jede Variante eine andere Gate-Treibersteuerung. Dennoch arbeiten sie mit typischen Übergangszeiten von weniger als 10 ns schneller als ihre Gegenstücke aus Silizium oder Siliziumkarbid (SiC). Eine derart hohe Geschwindigkeit bringt jedoch beim Testen zahlreiche Herausforderungen mit sich.

Besonders schnelles di/dt gestaltet die Strommessung schwierig, da es keinen kommerziell erhältlichen Stromsensor gibt, der sowohl über eine hohe Bandbreite als auch über eine niedrige Einfüge-Induktivität verfügt. Stromsensoren wie die Rogowski-Spule haben eine Bandbreite von weniger als 50 MHz, was nicht ausreicht, um Stromübergänge von weniger als 10 ns zu erfassen. Dagegen arbeitet die Pearson-Sonde mit einer Bandbreite von bis zu 200 MHz, allerdings erhöht die Größe der Sonde die Induktivität der Test-Leistungsschleife und verschlechtert daher die gemessene Signalform. Kommerzielle koaxiale Shunt-Widerstände haben höhere Bandbreiten, ihre große Einfüge-Induktivität verursacht jedoch Ringing und Spannungsverzerrungen. Da die parasitäre Induktivität in der Testschaltung verschiedene Probleme wie z.B. Ringing verursacht, ist es vernünftig, das DUT auf die Testplatine zu löten, um die parasitäre Induktivität zu minimieren. Nun ist es jedoch äußerst umständlich, wenn für statistische Ergebnisse mehreren Bauelemente benötigen werden, da das Löten und Entlöten von Bauelementen die Testplatine schnell verschleißen lässt. Es gibt Vorrichtungen mit Federsteckverbindern, die einen lötfreien Kontakt für SMT-Bauteile ermöglichen. Doch selbst solche maßgefertigten Halterungen haben eine nicht zu vernachlässigende parasitäre Induktivität.

Ideal wäre ein Testsystem mit einer einheitlichen Größe für alle GaN-FETs. Aus mehreren Gründen ist dies jedoch nicht umsetzbar. GaN-FETs mit hohen Betriebsgeschwindigkeiten erfordern kleine Bauteilgehäuse, damit die Leistung maximiert werden kann. Es gibt jedoch nur wenig Gehäusestandardisierung für die verschiedenen GaN-FET-Typen. Diese erfordern darüber hinaus unterschiedliche Gate-Treiber, Komponenten, Layouts und sogar unterschiedliche Topologie-Designs. Daher muss für jedes DUT eine Testplatine angefertigt werden, die die PCB-Kontakte an das Pad-Muster jedes DUT anpasst. Der größte Teil des DPT-Systems (Double Pulse Test) kann jedoch standardisiert werden.
 

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