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IEDM 2016, San Francisco

7-nm-CMOS-Plattformen mit FinFETs

09. Dezember 2016, 11:23 Uhr   |  Gerhard Stelzer

7-nm-CMOS-Plattformen mit FinFETs
© Elektronik

Ganz in der Nähe des Union Square in San Francisco fand die 26. IEDM statt.

Die Skalierung von Halbleitern geht weiter. Auf der IEDM 2016 wurden zwei Papers präsentiert, die komplette 7-nm-FinFET-CMOS-Plattformen zeigen. Während TSMC noch auf konventionelle Lithographie setzt, basiert die Plattform der Allianz IBM/Global/Foundries auf Lithographie mit extremem UV-Licht.

Für Technologien auf Transistor-Ebene ist das International Electron Devices Meeting die weltweit wichtigste Konferenz. Im Hilton San Francisco Union Square Hotel versammelten sich 1620 Halbleiterexperten aus der ganzen Welt, um sich auf den neuesten Stand in der Nanoelektronik zu bringen. Zwei spät eingereichte Papers dokumentieren dabei den aktuellen Stand in der CMOS-Skalierung.

FinFETs sind Hochleistungstransistorstrukturen, mit denen sich hochdichte, leistungsfähige ICs realisieren lassen. Sie sind gekennzeichnet durch eine mehrseitige Gate-Struktur, die einen Fin-förmigen Kanal umschließt, so dass sich der Transistor selbst bei Nanostrukturen präzise steuern lässt. Die derzeit modernsten FinFETs in der Halbleiterproduktion liegen beim 14/16-nm-Knoten.

In zwei spät eingereichten Papers enthüllten TSMC und die Allianz IBM/GlobalFoundries/Samsung ihre kommende 7-nm-FinFET-Technologie-Plattform. Der Umstieg auf den7-nm-Knoten belegt eindrucksvoll, dass die CMOS-Skalierung weitergeht. In der Produktion dürfte der 7-nm-Knoten allerdings erst 2018 oder später ankommen.

7-nm-CMOS-Plattformen auf der IEDM 2016

TSMC 7-nm-Prozess: Elektronenmikroskopischer Schnitt durch die 12 Metallisierungslagen des 256-Mbit-SRAM-Chips (links); RC-Verteilung für die gestapelten Kontakt-Vias.
TSMC 7-nm-Prozess: Shmoo Plot des hochdichten 256-Mbit-SRAM-Makros mit Zellgrößen von 0,027 µm2 zeigt, dass bis hinunter zu 0,5 V volle Lese- und Schreibfähigkeit besteht.
Allianz IBM/GlobalFoundries/Samsung: Schematische Beschreibung von doppelt vorgespannten Kanal-Materialien auf einem SRB.

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1. 7-nm-CMOS-Plattformen mit FinFETs
2. TSMCs 7-nm-CMOS-Plattform für Mobilanwendungen
3. Allianz IBM/GlobalFoundries/Samsung setzt auf EUV

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