IEDM 2016, San Francisco
7-nm-CMOS-Plattformen mit FinFETs
Fortsetzung des Artikels von Teil 1
TSMCs 7-nm-CMOS-Plattform für Mobilanwendungen
TSMC präsentierte auf der IEDM die weltweit erste 7-nm-CMOS-Plattform für mobile System-on-Chip-Anwendungen auf Basis von FinFETs. Der Prozess lässt sich wahlweise auf hohe Schaltgeschwindigkeiten der Transistoren oder eine niedrige Leistungsaufnahme hin optimieren. Die Plattform erreicht die dreifache Gate-Dichte und bietet entweder 35 bis 40 Prozent kürzere Schaltzeiten oder 65 Prozent Einsparung bei der Leistungsaufnahme, jeweils im Vergleich zum kommerziellen 16-nm-Prozess von TSMC. Als Technologiedemonstrator dient ein vollständig funktionstüchtiger 256-Mbit-SRAM-Chip mit Schreib-/Lesefunktion bis hinunter zu 0,5 V. Die 6-Transsitor-SRAM-Zelle stellt mit einer Fläche von nur 0,027 µm2 einen neuen Rekord auf.
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Die 7-nm-Strukturen wurden mit konventioneller 193-nm-Immersion-Lithographie im Multipatterning-Verfahren hergestellt, mit optimierter Fin-Breite und optimiertem Profil. Die Source/Drain-Kontakte wurden in einem epitaktischen Prozess aufgewachsen, so dass der Transistor-Kanal unter Spannung steht und parasitäre Effekte minimiert werden. Gleichzeitig kommt ein neuer Kontaktierungsprozess mit einem Kupfer- und Low-k-Interconnect-Schema zum Einsatz, mit denen sich verschiedene Metall-Pitches und Stacks realisieren lassen.
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