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ITF Belgien 2022

Strukturgrößen von unter 1 nm, die Roadmap steht!

20. Juni 2022, 14:30 Uhr | Iris Stroh

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Fortsetzung des Artikels von Teil 1

Vier Ebenen, um Grenzen zu überwinden

Konkret nennt er vier Ebenen: Transistorskalierung, neue Transistorarchitekturen, die dritte Dimension nutzen und einen Paradigmenwechsel, wie zukünftige Systeme aufgebaut werden müssen.

Skalierung des Transistors mithilfe der Lithographie – die EUV-Lithographie hat länger gebraucht als gedacht, aber mittlerweile wird diese Technik in der Serienproduktion verwendet (ab 5 nm). Van den hove ist überzeugt, dass diese Lithographie-Technik noch bis zum 2-nm-Knoten genutzt werden kann, unter 2 nm sei die nächste EUV-Generation notwendig, sprich die high-NA-EUV-Lithographie. ASML entwickelt bekanntermaßen die Maschinen, Zeiss die Optiken, darüber hinaus müssen aber noch diverse andere Dinge wie neue Masken, neue Fotolacke etc., entwickelt werden. Deshalb hat das imec mit ASML ein »High-NA EUV Lab« aufgebaut, um diese Herausforderung proaktiv angehen zu können. Eine Notwendigkeit, denn die Zeit drängt. Liegen rund 10 Jahre zwischen dem ersten Prototyp einer EUV-Maschine und dem Einsatz in der Serienfertigung, steht für die nächste Generation viel weniger Zeit zur Verfügung. Van den hove geht davon aus, dass im nächsten Jahr der erste Prototyp verfügbar sein sollte, »2026 sollen die high-NA-EUV-Lithographie-Systeme aber schon in die Volumenfertigung gehen«, so Van den hove weiter. Diese neue Generation wiederum erlaubt seiner Meinung nach eine Skalierung bis 1 nm.

Neue Transistorarchitekturen – Van den hove betont, dass gleichzeitig auch Innovationen auf der Transistorseite vorangetrieben werden müssen, neue, wirklich disruptive Architekturen seien notwendig. Heute sind FinFETs die Arbeitspferde in der Halbleiterindustrie. Erstmals kamen sie laut Van den hove mit dem 14-nm-Knoten zum Einsatz, wobei er davon ausgeht, dass sie auch noch bei 3 nm genutzt werden. Ab 2 nm kommen seiner Überzeugung nach Gate-All-Around-Architekturen (GAA) zum Einsatz. Das imec setzt auf gestapelte Nanosheets, die Van den hove für die wahrscheinlichste Variante hält, denn »Nanosheets bieten eine bessere Performance und eine Verbesserung bei den Kurzkanaleffekten.« Um die Skalierung weiter voranzutreiben, könnten als nächsten Schritt Forksheet-Transistoren folgen, die den Vorteil haben, dass damit der Abstand zwischen N- und P-Kanal-Transistoren verringert werden kann. Van den hove: »Forksheet-Transistoren werden uns dabei helfen, das GAA-Konzept bis unter 1 nm zu skalieren.«

Die Skalierung könne aber auch dadurch erfolgen, dass der nFET auf den pFET gesetzt wird (sogenannte CFETs, Complementary FETs), sprich die dritte Dimension genutzt wird. In diesem Zusammenhang betont Van den hove, dass damit eine weitere Skalierung möglich ist, aber mit einem viel komplexeren Kontaktierungsverfahren. Wobei er anmerkt, dass das imec bereits Integrationsansätze entwickelt hat, so dass es durchaus möglich ist, CFETs zu fertigen. Wird die Skalierung noch weitergetrieben, dann führt aus seiner Sicht kein Weg mehr an 2D-Materialien für den Kanal vorbei. Aber auch hier hat das imec bereits erste Demonstrationen dieser Transistorvarianten gezeigt. Van den hove: »Die neuen Transistorarchitekturen in Kombination mit der Weiterentwicklung bei der EUV-Lithographie bringt uns bis zu einem einem Knoten von weniger als 1 nm.«
Neben neuen Transistorarchitekturen sind aus der Sicht von Van den hove auch noch neue Interconnect-Ansätze notwendig. Laut seiner Aussage forscht das imec in diesem Bereich mit neuen Materialien und neuen Integrationsansätzen.

Als interessanten Ansatz in diesem Zusammenhang sieht Van den hove die Stromversorgung auf der Rückseite des Wafers. Bislang werden die Transistoren von der obersten Metallisierungslage versorgt. Werden die Transistoren von der Rückseite des Wafers versorgt, entsteht eine höhere Flexibilität für die Interconnects auf der Oberseite des Wafers. Aus Van den hoves Sicht besteht ein eleganter Ansatz in Burried Power Rails, sprich vergrabene Versorgungsschienen im Wafer, die mithilfe von Nano-Through-Si-Vias mit der Rückseite des Wafers verbunden werden. Van den hove: »Wenn wir alle bislang erwähnten Fortschritte zusammennehmen, ergibt sich eine mögliche Roadmap für die Halbleiterindustrie, die für die nächsten 15 bis vielleicht 20 Jahre reicht.«

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Darüber hinaus ist natürlich auch die Nutzung der dritten Dimension eine Option. Das imec, wie auch andere Player in der Halbleiterindustrie, ist überzeugt, dass in Zukunft verschiedene Systemeinheiten wie SRAM, Logik, I/O etc. übereinandergestapelt werden und dafür Technologien wie Hybrid-Bonding, Through-Si-Vias und Microbump-Technologien zum Einsatz kommen. Die Vorteile dieses Ansatzes sind vielfältig. Sitz das SRAM beispielsweise direkt auf dem Logik-Die lassen sich die Zugriffsgeschwindigkeiten auf den Cache deutlich erhöhen. Van den hove: »Wir entwickeln all die dafür notwendigen Technologien, die auch langsam in der Industrie angenommen werden.«

Aber auch die Möglichkeit, jeden Die mit der für ihn optimalen Prozesstechnologie zu fertigen, ist ein Vorteil. Van den hove verweist außerdem darauf, dass sich mit diesem Ansatz wirklich hochleistungsfähige Systeme realisieren lassen. Beispiel: mehrere 3D-Prozessoren werden auf einen aktiven Interposer-Die gesetzt, mithilfe von kleinen Silizium-Brücken mit gestapelten DRAMs verbunden und dann über einen photonischen Interposer noch eine optische Anbindung nach außen realisiert – ein wirkliches High-Performance-System. Van den hove: »Auch dieser Ansatz bietet die Möglichkeit, Moore‘s Law weiter Gültigkeit zu verschaffen.«

Van den hove ist überzeugt, dass für solch ein komplexes Hochleistungssystem ein Paradigmen-Wechsel notwendig ist und fordert ein Denken auf Systemebene, Stichwort: »System-Technology Co Optimization«. Denn nur wenn die Systeme, Algorithmen, Architekturen, das Design und die fundamentalen Technologien aufeinander abgestimmt seien, könnten diese Systeme Realität werden.