IEDM 2021

Die Skalierung geht munter weiter

20. Januar 2022, 11:04 Uhr | Iris Stroh
Tsinghua University, China
Der monolithisch integrierte 3D-Chip besteht aus drei Schichten: 1. eine Si-CMOS-Schicht, die in einem 130-nm-Standardprozess hergestellt wird und als Steuerlogik fungiert, 2. eine Schicht aus einem RRAM-basierten 1T1R-Array für Computing-in-Memory (CIM), das in einem Niedertemperatur-BEOL-Prozess hergestellt wird, 3. eine Schicht aus einem 2T2R-Array mit CNT-FETs und Ta2O5-basierten RRAMs für die Realisierung des TCAM (Ternary Content-Adressable Memory).
© Tsinghua University, China

Die IEDM fand in diesem Jahr zum 67. Mal statt und stand unter dem Motto »Bauelemente für eine neue Ära der Elektronik: Von 2D-Materialien zu 3D-Architekturen«. Die Konferenz umfasste insgesamt 40 Sessions, wobei fünf davon als sogenannte Focus Sessions ausgelegt waren.

Die Focus Sessions der IEDM konzentrieren sich typischerweise auf neuartige Technologien. In diesem Jahr ging es in den fünf Sessions konkret um folgende Themen: Technologien für Quantencomputing; Stapeln von Transistoren, Schaltungen, Chips; STCO (System-Technology Co-Optimization) für speicherzentriertes Computing und 3D-Integration; Technologien für AR/VR und intelligente Sensoren; topologische Materialien, Transistoren und Systeme.

Die restlichen Sessions behandelten Weiterentwicklungen in der Logik-, HF- und Speichertechnik, bei den Leistungshalbleitern, Sensoren und in der Optoelektronik. Hier hat sich wieder einiges getan. Erstes Beispiel: die CMOS-Technologie. Ob Moore’s Law am Ende seiner Tage angekommen ist, wird seit Jahren diskutiert; sicher ist, dass die Halbleiterunternehmen und F&E-Zentren auch weiterhin viele Anstrengungen unternehmen, um die Skalierung gemäß dem mooreschen Gesetz und die damit verbundenen Vorteile zu erreichen.

Ein Vortrag von Samsung und IBM ging genau in diese Richtung: Die beiden Unternehmen haben sogenannte VTFETs entwickelt, wobei VTFET für »Vertical Transport Nanosheet FET« steht. IBM/Samsung sind überzeugt, dass mit den VTFETs die Skalierung gemäß Moore’s Law noch weitere Jahre möglich sein wird, denn im Gegensatz zu den LTFETs (Lateral-Transport FETs) stellt das Contacted Gate Pitch (CGP) für VTFETs keine unüberwindbare Grenze mehr dar. Inspiriert von Trench-basierten DRAMs, haben die Entwickler den Leitungskanal senkrecht zur Wafer-Oberfläche gedreht. Durch diese Rotation werden Gate-Länge und Spacer-Größen nicht mehr durch den CGP begrenzt, sondern können unabhängig davon optimiert werden, sprich: in dieser Anordnung sind größere Gate-Längen und Spacer möglich. Das wiederum wirkt sich positiv auf die elektrostatischen und parasitären Verluste aus. So erreichten die Forscher einen Unterschwellenhub (SS: Subthreshold Swing) von 69/68 mV/dec und einen DIBL-Wert unter 30 mV (DIBL: Drain Induced Barrier Lowering, Kurzkanaleffekt). Damit wiederum versprechen die VTFETs außergewöhnliche Spannungen und Treiberströme. Um das Konzept zu validieren, haben die Entwickler mit den VTFETs einen funktionalen Ringoszillator als Testschaltung genutzt, bei dem im Vergleich zu einem lateralen Referenzdesign die Kapazität um 50 Prozent reduziert werden konnte.

An einer weiteren Möglichkeit, um die Miniaturisierung weiter voranzutreiben, arbeitet das Imec seit einiger Zeit. In dem Fall geht es nicht um die Transistoren, sondern um die Verdrahtung. Modernste Halbleiter verfügen über zahlreiche Verdrahtungsebenen, die viel Platz beanspruchen und elektrische Probleme wie Widerstände und Kapazitäten verursachen. Eine Möglichkeit, die Skalierung fortzusetzen, besteht darin, die Verdrahtung so umzugestalten, dass sie weniger Platz braucht. Heute ist die oberste Verbindungsschicht für die Stromversorgung der Transistoren eines Chips zuständig. Das Imec vertritt die Ansicht: Wenn diese Schicht näher an die Transistoren gerückt wird – sprich: in das Substrat direkt unter den Transistoren –, dann könnte einerseits die Höhe des Stapels an Verdrahtungsebenen verringert werden, andererseits würde damit auch die Anzahl der Verbindungen sinken und die Gesamtgröße könnte reduziert werden. Doch bislang war noch nicht entschieden, welches Material sich am besten für die vergrabenen Stromschienen (Buried Power Rail, BPR) eignet. Denn es muss einerseits die elektrische Leistung zur Verfügung gestellt werden und es muss sich andererseits auch noch in einer Halbleiterfertigung verarbeiten lassen. Bei der kürzlich stattgefundenen IEDM hat das Imec zusammen mit ASM International einen Vortrag genau zu diesem Thema gehalten.

Dabei ging es um Ergebnisse zu Experimenten zur Evaluierung verschiedener Metalle sowohl für die BPRs selbst als auch für die niederohmigen Kontakte zwischen den BPRs und den TSVs (Through Silicon Vias, Durchkontaktierungen), die bekanntermaßen durch die verschiedenen Layers eines Chips verlaufen. Die Forscher sind aufgrund der Experimente davon überzeugt, dass in künftigen 3-nm-Transistoren eine BPR aus Wolfram den Leitungs- und Kontaktwiderstand am niedrigsten hält, während für 1- und 2-nm-Transistoren die Wahl auf Molybdän (Mo) für die BPR fällt, das gegenüber Wolfram einen um mehr als 40 Prozent niedrigeren spezifischen Widerstand aufweist; für die TSV-Kontakte wiederum empfiehlt das Forscherteam Ruthenium (Ru).

IBM/Samsung
VTFETs sind ein vielversprechender Kandidat für eine Skalierung, die über die bisherigen Möglichkeiten von LTFETs hinausgeht.
© IBM/Samsung

Zweidimensionale Übergangsmetall-Dichalkogenide (TMDs: Transition Metal Dichalcogenides) sind 2D-Materialien mit halbleitenden Eigenschaften und gelten als vielversprechender Kandidat für hochskalierte Transistoren, weil eine solche 2D-Schicht weniger als 1 nm dick ist. Allerdings ist noch viel Arbeit notwendig, um wichtige Parameter von 2D-Materialien besser zu verstehen, sei es die Elektronenmobilität verschiedener TMDs oder den Einfluss metallischer Kontakte auf den elektrischen Widerstand der TMDs. Intel hat in einem Vortrag auf der IEDM vier verschiedene TMD-Filme vorgestellt, die das Unternehmen produziert und eingehend untersucht hat: MoS2, WS2, WSe2 und MoSe2. Die TDM-Filme wiesen eine beeindruckende Leistung auf; am bemerkenswertesten ist aber, dass sie alle auf 300-mm-Wafern in BEOL-ähnlichen Umgebungen bei Prozesstemperaturen von 300 bis 1000 °C aufwachsen konnten.

Das ist entscheidend, denn es bedeutet, dass sie mit den derzeitigen Massenproduktionsmethoden kompatibel sind. Die Intel-Forscher sind überzeugt, dass ihre Untersuchungen an den TMD-Filmen darüber hinaus Folgendes zeigen: Erstens nähern sich die NMOS-Daten den Werten mit Silizium an, liegen allerdings beim Unterwellenhub (SS) immer noch um einen Faktor von rund 3 niedriger. Zweitens liegen die PMOS-Daten um eine halbe Größenordnung hinter den NMOS-Daten zurück, was Intel hauptsächlich auf den Kontaktwiderstand zurückführt. Hier sind aus der Sicht von Intel weitere Forschungsaktivitäten notwendig, wenn TMDs das Si-CMOS ersetzen sollen.

Der dreidimensionale Aufbau gilt ebenfalls als vielversprechende Möglichkeit, die Integration weitervoranzutreiben. Die Tsinghua University in China hat zusammen mit der Chinese Academy of Science in einem Vortrag gezeigt, was mit einer 3D-Integration alles möglich. Die Forscher haben eine monolithische 3D-Komponente realisiert, die folgende Schichten umfasst: CMOS-Logik (Silizium), ein auf RRAM basierendes CIM-System (Computing-in-Memory) und TCAM-Layer (Ternary Contenct-Adressable Memory mit einem logischen Wert »Don’t-Care«). Die Kombination soll ein One-Shot-Learning-System darstellen. Die erste Lage mit Si-MOSFETs wurde auf Basis eines Standard-CMOS-Prozesses designt und gefertigt und dient als Steuerlogik. Die zweite Lage eines 1T1R-Array (ein Transistor/ein Widerstand) ist ein HfAlOx-basiertes RRAM, das mithilfe eines Niedrigtemperatur-BEOL-Prozesses (≤ 300 °C) gefertigt wurde und das CIM implementiert. Die dritte Lage mit 2T2R-basiertem TCAM basiert auf CNTFETs (Carbon-Nanotube-FETs) und TA2O5-basiertem RRAM. Tests mit einem Standarddatensatz (Omniglot) haben gezeigt, dass die Komponente eine GPU-äquivalente Klassifizierungsgenauigkeit von bis zu 97,8 Prozent erreicht, und das bei einem deutlich geringerem Energieverbrauch: konkret um den Faktor 162 geringer.


  1. Die Skalierung geht munter weiter
  2. GaN auch hier ist Moore’s Law ein entscheidender Faktor

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