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EMV von DC-DC-Schaltreglern

So geht EMV-gerechtes Leiterplattenlayout


Fortsetzung des Artikels von Teil 1

Zwei Designs im Vergleich

Würth Elektronik eiSos, DC-DC Converter. EMI
Bild 6a: Schaltplan eines Hochsetzsteller – nicht optimiertes Design, Schaltfrequenz 650 kHz.
© Würth Elektronik eiSos

Um die gerade erläuterten Problemstellungen zu verdeutlichen, wurden zwei Designs mit dem gleichen Hochsetzsteller erstellt. Worin sich das nicht optimierte Design (Bild 6) vom EMV-optimierten (Bild 7) unterscheiden, stellt Tabelle1 gegenüber.

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Bild 6b: Platinen-Layout eines Hochsetzsteller – nicht optimiertes Design, Schaltfrequenz 650 kHz.
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Da die optimierte Schaltung ein offenes Design ohne Gehäuseschirmung ist, wurden zusätzlich stromkompensierte Drosseln (5µH am Eingang und 5mH am Ausgang) vorgesehen, um Gleichtaktstörungen und deren kapazitive Kopplung zu reduzieren. Auswahlkriterien für die Drosseln sind die maximale Stromtragfähigkeit und eine Gleichtaktimpedanz, die ab der Schaltfrequenz möglichst breitbandig ist.

Wesentliche Designmerkmale für die EMV-Optimierung sind:

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Bild 7a: Schaltplan eines Hochsetzsteller – EMV-optimiertes Design, Schaltfrequenz 650 kHz.
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➔ Im Layout sind der Power-Ground-Anschluss (PGND) der Ein- und Ausgangskondensatoren, des ICs und von R1 in unmittelbare Nähe und mit einer Kupferfläche bereits auf der obersten Lage niederinduktiv verbunden, um die kritische Schleife somit möglichst klein zu halten.
➔ Abblockkondensatoren C5 und C sind unmittelbar am IC und sehr niederinduktiv gegen Masse angebunden.
➔ Alle Power-Verbindungen sind mit möglichst kurzen und breiten Leiterbahnen (oder -flächen) geroutet.
➔ Anbindung der Ausgangskondensatoren C2 und C4 und Routing (ruhigere Bottom-Seite) der Feedback-Leiterbahn wurde optimiert.
➔ Analog- (AGND) und Power-Ground sind räumlich getrennt und an einer potenziell ruhigeren Stelle miteinander verbunden.
➔ Viele Vias (Durchkontaktierungen) wurden ergänzt, vor allem an den PGND-Verbindungen. Jedes zusätzliche Via verringert die parasitäre Induktivität des Strompfades.
➔ Ein- und Ausgangsverbindungen laufen nur über die Filterkomponenten (somit keine galvanische Kopplung).

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Bild 7b: Platinen-Layout eines Hochsetzsteller – EMV-optimiertes Design, Schaltfrequenz 650 kHz.
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Eine detaillierte Stückliste der Filterbauelemente im optimierten Design findet sich in der Langversion dieses Beitrags.

Um eine Tendenz für die Pegel der Störfelder (30 MHz bis 400 MHz) zu erhalten, wurde die Störspannung bis 100 MHz gemessen. Wie vermutet, ist der Ausgang des Hochsetzstellers hinsichtlich der zu erwartenden Störpegel kritischer (Bild 8a). Jedoch sind auch die leitungsgebundenen Störpegel am Eingang viel zu hoch (Bild 8b).

Gegenüberstellung des nicht optimierten Hochsetzstellers aus Bild 6 und des EMV-optimierten Hochsetzstellers aus Bild 7
Tabelle 1: Gegenüberstellung des nicht optimierten Hochsetzstellers aus Bild 6 und des EMV-optimierten Hochsetzstellers aus Bild 7.
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Die Messungen am optimierten Design zeigen klar, dass das gute Layout zusammen mit den richtigen Bauteilen deutlich unkritischer ist (Bild 9). Mit den passenden Ein- und Ausgangsfiltern kann dieses Design die Grenzwerte der Störspannung der EN 55011 Klasse B gut einhalten. Über 30MHz sind bei den Funkstörungen aufgrund des Layouts keine großen Herausforderungen zu erwarten, die Grenzwerte wurden mit gutem Abstand (Margin) eingehalten.

Bild 8: Störspektrum des nicht optimierten Design aus Bild 6

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Bild 9: Störspektrum des EMV-optimierten Design aus Bild 7

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Bei den abgestrahlten Störungen werden die Grenzwerte der EN 55011 Klasse B breitbandig mit bis zu 15 dBµV/m überschritten. Hier zeigt das nicht optimale Layout mit den großen kritischen Stromschleifen und mit zu hoher parasitärer Induktivität seine Auswirkungen recht deutlich. Zurückzuführen sind diese Störungen auf transiente Schwingungen, verursacht durch Schaltvorgänge in Verbindung mit den LC-Schwingkreisen. Diese setzen sich zum einen aus der Gate-Kapazität CG des MOSFETs und aus dessen Drain-Source-Kapazität CDS sowie zum anderen aus den parasitären Induktivitäten der dünnen und langen Leiterbahnen zusammen. Eine weitere Störquelle ist die Reverse-Recovery-Kapazität der Diode.

Zusammenfassung

Anhand der zwei verschiedenen Designs und konkreter Messergebnisse lässt sich darstellen, welchen Einfluss die Wahl der Bauelemente, deren Platzierung und Layout der Leiterplatte mit klein gehaltenen kritischen Stromschleifen haben.

Wer im Bereich der diskreten Schaltregler wenig Erfahrung hat, und auch im Arbeitsalltag wenig Zeit dafür investieren möchte, für den kann ein hoch integriertes Power-Modul eine interessante Alternative darstellen. Mit wenigen Designschritten und in kurzer Zeit kommt man zu einem schnellen Ergebnis, das auch in der EMV weniger kritisch ist, wenn man sich an die Vorgaben im Datenblatt hält.

Referenzen

[1] Markus Holzbrecher, Der weltweit erste spitzenstrombelastbare
SMD-Ferrit
, Application Note ANP028, Würth Elektronik eiSos
[2] Andreas Nadler, Auswirkung von Layout, Bauelementen und
Filter auf die EMV von modernen DC/DC Schaltreglern
, Application
Note ANP044, Würth Elektronik eiSos

 

Der Autor

 

Andreas-Nadler von Würth Elektronik eiSos
Andreas Nadler von Würth Elektronik eiSos.
© Würth Elektronik eiSos

 

Andreas Nadler

ist seit 2015 als Field Application Engineer bei Würth Elektronik eiSos. Davor hat er sieben Jahre als Hardwareentwickler im Bereich der Stromversorgungen, EMV und Sensorik gearbeitet.

 


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  2. Zwei Designs im Vergleich

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