Designtools / FinFET-Design
Parasitärextraktion für fortgeschrittene FinFET-Technologien
Fortsetzung des Artikels von Teil 5
Algorithmische Reduktion von Parasitärelementen
Wesentliche Herausforderung der FinFET-Design-Analyse ist die explosionsartige Vergrößerung der Netzliste, die ihre Ursache in einer höheren Anzahl von Parasitärelementen, speziell der Widerstände und der Fin-Coupling-Caps, findet. Im Schichtaufbau des FinFET-Prozesses muss eine neue Ebene berücksichtigt werden – nämlich die mittlere Verbindungsebene oder M0VO, welche zusätzliche Vias enthält. Dies steigert die Widerstandsanzahl. Mit der zunehmenden Netzlistengröße steigen die Simulationslaufzeiten und damit Rechner- beziehungsweise Lizenzressourcen. Zur Bewältigung der neuen Herausforderungen sind die derzeit verfügbaren Reduktionsalgorithmen in den Parasitärextraktions-Tools deutlich zu erweitern.
Die nächste Generation der Netzlisten-Reduzierer soll:
- Die Anzahl der Knoten (besonders parasitäre Widerstände) reduzieren,
- bessere (kürzere) Laufzeiten aufweisen,
- eine hohe Genauigkeit gewährleisten und
- die Simulationslaufzeiten verkürzen.
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- Herausforderungen für FinFET-Designs
- 3d- und 2,5d-Parasitärextraktions-Tools
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