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Parasitärextraktion für fortgeschrittene FinFET-Technologien

19. Dezember 2017, 13:57 Uhr   |  Hitendra Divecha, Product Management Director, Silicon Signoff&Verification Group, Cadence Design Systems

Parasitärextraktion für fortgeschrittene FinFET-Technologien
© Cadence Design Systems

Bild 1: Herausforderungen für modernste Prozesstechnologien und FinFET-Designs.

Die Parasitärextraktion ist ein kritischer Schritt im Design-Signoff-Flow. Dabei werden aus geometrischen Informationen, wie Leiterbahnen oder Komponenten-Geometrien, elektrische Eigenschaften abgeleitet. Im Zusammenspiel mit Analyse-Technologien gewährleistet sie die Spezifikationskonformität.

Parasitärextraktions-Tools helfen den Entwicklern zu verstehen, welchen Einfluss die physikalische Implementierung auf das Verhalten ihrer zunächst als ideal angenommenen Schaltung nimmt. Dies erfolgt mittels Layoutanalyse und Berechnung der (meist) unerwünschten parasitären Widerstände, Kapazitäten und möglicherweise auch Induktivitäten; diese entstehen mit den Bauteilverbindungen über die Leiterbahnen in mehreren Leiterplattenschichten.

Mit den Resultaten wird Folgendes berechnet:

  • die Signalausbreitung, zur Sicherstellung der für eine korrekte Chipfunktion notwendigen Timings,
  • die Übertragung der Störungen zwischen den Komponenten,
  • den Spannungsabfall (IR-Drop) auf längeren Versorgungsleitungen, zur Gewährleistung der Versorgung des Chips. Bei modernen Prozesstechnologien mit hoher Integrationsdichte und niedrigen Versorgungsspannungen ist dies besonders kritisch.
  • das Verhalten der Bauteile im fertigen Chip.
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1. Parasitärextraktion für fortgeschrittene FinFET-Technologien
2. Herausforderungen für FinFET-Designs
3. 3d- und 2,5d-Parasitärextraktions-Tools
4. Ursachen der Performanzeinbußen
5. Virtueller Metall-Fill
6. Algorithmische Reduktion von Parasitärelementen
7. Induktivitäts-Extraktion bei digitalen Clock-Netzen

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