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Powermanagement-ICs

Mit Multi-Level-Wandlern schneller und effizienter laden

15. September 2021, 10:30 Uhr | Jeff Falin und Alvaro Aguilar, Texas Instruments

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Fortsetzung des Artikels von Teil 1

Chipinterne sowie externe Verluste

Chipinterne Verluste

Tabelle 1 stellt die On-Chip-Verluste des 2-Level-Abwärtswandlers denen des 3-Level-Pendants gegenüber. Zu den On-Chip-Verlusten gehören die Durchlassverluste der FETs (P_COND), die Ladungsverluste beim Schalten (P_OSS und P_GATE), die Rückwärtserholungsverluste (P_QRR), die Verluste beim Ein- und Ausschalten des Gates (P_IV) und die Verluste über die Body-Dioden während der Totzeit, in der beide Schalter ausgeschaltet sind (P_DT). Unter der Annahme, dass C_FLY bei V_IN/2 symmetriert ist, müssen die FETs beim 3-Level-Wandler im Vergleich zu denen beim 2-Level-Wandler nur die halbe Spannung sperren.

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Verluste	2-Level-Wandler	3-Level-Wandler	P_3L/P_2L
P_COND	I_RMS2 · [D × R_Q1 + (1 – D) · R_Q2]	I_RMS² · [D · (R_Q1 + R_Q3) + (1 – D) · (R_Q2 + R_Q4)]	2
P_IV	V_IN · [I_L(MAX)· t_off(Q1-2) + I_L(MIN)· t_on(Q2-1)] / 2 · f_SW	V_IN/ 2 · [I_L(MAX) · (t_off(Q1-2) + t_off(Q3-4))+ I_L(MIN) · (t_on(_Q2-1)+ t_on(Q4-3))] / 2 · f_SW	1/2
P_DT	V_FWD · [I_L(MAX)· t_DT(Q1-2) + I_L(MIN) · t_DT(Q2-1)] · f_SW	V_FWD · [I_L(MAX) · (t_DT(Q1-2) · t_DT(Q3-4)) + I_L(MIN) · (t_DT(Q2-1) + t_DT(Q4-3))] · f_SW	2
P_OSS	V_IN · f_SW · (Q_OSS(Q1) + Q_OSS(Q2))/2	V_IN/ 2 · f_SW · (Q_OSS(Q1) + Q_OSS(Q3) + Q_OSS(Q2) + Q_OSS(Q4))/2	1/2
P_GATE	V_IN · f_SW · (Q_G(Q1) + Q_G(Q2))	V_IN · f_SW · (Q_G(Q1) + Q_G(Q3) + Q_G(Q2) + Q_G(Q4))	1
P_QRR	V_IN · f_SW · Q_Qrr(Q2)	V_IN/ 2 · f_SW v (Q_Qrr(Q2) + Q_Qrr(Q4))

Tabelle 1: Chipinterne Verluste beim 2-Level- und beim 3-Level-Abwärtswandler und Vergleich der Verlustanteile.

Anhand dieser Annahmen zu den 2L- und 3L-Verlusten lassen sich die On-Chip-Verluste der beiden Topologien theoretisch vergleichen. Die folgenden Stichpunkte sind Highlights aus diesem theoretischen Vergleich:

Die Schaltfrequenz f_SW und die Welligkeit des Spulenstroms sind bei beiden Topologien identisch. Hieraus folgt, dass die Induktivität L_3L nur ein Viertel von L_2L beträgt (mehr hierzu im nächsten Abschnitt).
Der High-Side-FET (HS) der 2-Level-Topologie verbraucht die gleiche Fläche wie beiden HS-FETs der 3-Level-Topologie. Die Nennspannung der 3-Level-FETs ist halb so groß wie die der 2-Level-FETs, sodass die Widerstände der FETs in der Summe jeweils gleich sind. Bei gleicher Fläche ist der gesamte On-Widerstand der FETs bei der 3-Level-Topologie also doppelt so hoch wie bei der 2-Level-Topologie.
Wenn die 3-Level-FETs mit der halben Spannung der 2-Level-FETs beaufschlagt werden, aber die 3-Level-FETs mit denselben Spannungsspitzen dv/dt an V_SW angesteuert werden, halbieren sich die Ein- und Ausschaltzeiten, sodass sich auch PIV halbiert.
Wegen der gleich großen Flächen ist die insgesamt gespeicherte Ladungsmenge identisch. Tatsächlich ist die Ladungsmenge bei der 3-Level-Topologie sogar geringer, weil die Spannung an den FETs nur halb so hoch ist. Dies kann in einer einfachen Analyse jedoch vernachlässigt werden.

Wie in der Spalte ganz rechts in Tabelle 1 dargestellt, verdoppeln sich bei gleicher Chipfläche die Durchlass- und Totzeitverluste der 3-Level-Topologie. Da an den FETs in der 3-Level-Topologie jedoch nur die Hälfte der Eingangsspannung im Vergleich zur 2-Level-Topologie anliegt, halbieren sich die P_OSS- und P_IV-Verluste. Durch eine größere FET-Fläche lassen sich die Durchlassverluste senken, bis die Schaltverluste zu dominieren beginnen (Bild 5). Die optimalen FET-Flächen (A_OPT-2L, _AOPT-3L) liegen dort, wo die Schaltverluste genauso groß sind wie die Durchlassverluste.

Externe Verluste

Die Off-Chip-Verluste resultieren aus den effektiven Serienwiderständen (ESR) des Eingangs- und des Ausgangskondensators, des fliegenden Kondensators und der Induktivität. Wählt man hier Keramikkondensatoren (MLCCs) mit sehr niedrigen ESR-Werten von unter 20 mΩ, so kann man diese Verluste nahezu vernachlässigen. Ebenso wie bei einem 2-Level-Wandler, werden auch die Ein- und Ausgangskondensatoren von 3-Level-Wandlern danach dimensioniert, welche Welligkeiten für den Eingangsstrom und die Ausgangsspannung hingenommen werden können.

Die Tatsache, dass C_FLY mit Blick auf die akzeptablen Welligkeiten dimensioniert wird, ist entscheidend für die Funktion eines 3-Level-Wandlers. Damit C_FLY bei Lastsprüngen, beim Anlaufen, bei geringer Last und bei einem Tastverhältnis D von 100 % stets auf V_IN/2 bleibt, sind tatsächlich einige zusätzliche, proprietäre Schaltungen erforderlich, die in Bild 2 nicht dargestellt sind. Die Brummspannung von C_FLY erreicht bei einem Tastverhältnis von 50 % ihr Maximum und nimmt direkt mit dem Laststrom zu. Der Wert von C_FLY ist so zu wählen, dass ∆V_C(FLY) weniger als 10 % von V_IN/2 beträgt. Dadurch bleibt die Regelschleife stabil. Um eine lange Lebensdauer des Kondensators zu gewährleisten, sind seine Gehäuseabmessungen und seine RMS-Stromfestigkeit ausreichend groß zu wählen, um mit dem Temperaturanstieg zurechtzukommen.

Die Verluste in der Induktivität setzen sich aus Kupferverlusten P_DCR und den Kernverlusten P_CORE zusammen. P_DCR steigt mit dem Induktivitätswert, der wiederum von f_SW bestimmt wird. Infolge der um 180° phasenversetzten Ansteuerung von Q3 und Q4 verdoppelt sich effektiv die Schaltfrequenz des Wandlers am Schaltknoten V_SW. Da C_FLY außerdem auf V_IN/2 gehalten wird, halbiert sich beim 3-Level-Wandler ferner der magnetische Fluss in der Induktivität. Zusammen führt dies dazu, dass sich die Welligkeit des Spulenstroms auf ein Viertel verringert (bei unveränderter Induktivität und gleicher Schaltfrequenz f_SW). Dies ist in Bild 6 klar zu sehen.

Für einen 3-Level-Wandler lässt sich der Wert der Induktivität folgendermaßen berechnen:

$L equals V subscript I N end subscript over 2 times fraction numerator open vertical bar D minus 0 comma 5 close vertical bar minus open parentheses D minus 0 comma 5 close parentheses squared over denominator K times I subscript L O A D end subscript times f subscript s w end subscript end fraction$

Die Gleichstromverluste lassen sich folgendermaßen bestimmen:

$P subscript D C R end subscript equals I subscript L comma R M S end subscript squared times D C R equals open parentheses I subscript L O A D end subscript squared plus I subscript L squared over 12 close parentheses times D C R$

Diese letzte Gleichung bestätigt, dass sich die Welligkeit des Spulenstroms nur wenig auf die Kupferverluste P_DCR auswirkt. Genauso wie schon beim 2-Level-Wandler verlangt auch der 3-Level-Wandler nach einer Induktivität mit niedrigerem Gleichstromwiderstand, um einen höheren Wirkungsgrad zu erreichen. Wie bereits erläutert, verringert die 3-Level-Topologie prinzipbedingt die Welligkeit des Spulenstroms auf ein Viertel. Kann die Applikation mit der gleichen Welligkeit des Spulenstroms und der daraus resultierende Welligkeit der Ausgangsspannung einer vergleichbaren 2-Level-Wandlers bei gleicher Schaltfrequenz leben, dann kann eine Spule mit einem Viertel der Induktivität eingesetzt werden, was deutlich geringere Abmessungen ergibt.

Geht man davon aus, dass der DCR-Wert einer Spule proportional zu ihrem Induktivitätswert ist, so betragen die Verluste in der Spule des 3-Level-Wandlers nur ein Viertel von jenen des 2-Level-Wandlers. Das kleinere Gehäuse sorgt hier für geringere Abmessungen der Gesamtlösung, und der niedrigere DCR-Wert ergibt einen höheren Wirkungsgrad. Bei gleichem thermischem Budget kann der 3-Level-Wandler somit trotz kleinerer Fläche einen höheren Ausgangsstrom liefern als eine 2-Level-Lösung, die Leistungsdichte ist also höher.