Die nächste NAND-Flash-Generation
Trench-Cell- statt Gate-All-Around-Architektur
imec setzt auf die Trench-Cell-NAND-Architektur, um die gängigen GAA-NAND-Zellen ab 2030 abzulösen. Jetzt sind die Forscher auf diesem Weg einen entscheidenden Schritt vorwärts gekommen.
Den imec-Forschern ist es gelungen, das Speicherfenster der 3D-Trench-Unit-Zelle deutlich zu verbessern. Gegenüber der Gate-All-Around-Architektur (GAA) könnten die NAND-Speicher auf Basis der Trench-Architektur eine dreimal höhere Zelldichte erreichen. Dann werden 3D-NAND-Flash-ICs mit Speicherdichten von weit über 100 Gbit/mm2 möglich.
Seit mehreren Jahrzehnten ist NAND-Flash die wichtigste Technologie für kostengünstige nichtflüchtige Datenspeicher mit hoher Speicherdichte. Diese Produkte auf Basis der NAND-Flash-ICs sind in allen wichtigen elektronischen Endverbrauchermärkten vertreten. In der herkömmlichen Computer-Speicherhierarchie sind NAND-Flash-ICs am weitesten von der Zentraleinheit (CPU) entfernt. Im Vergleich zu statischem Direktzugriffsspeicher (SRAM) und dynamischem RAM (DRAM) erreichen sie zwar hohe Speicherdichten und sie sind relativ preiswert – allerdings auch langsam.
Die NAND-Speicher sind so erfolgreich, weil es den Herstellern gelingt, die Speicherdichten gemessen in Gbit/mm2 kontinuierlich zu erhöhen – bei sinkenden Kosten pro Bit. Etwa alle zwei Jahre hat die NAND-Flash-Industrie eine neue NAND-Generation mit jeweils höheren Speicherdichten auf den Markt gebracht.
In die dritte Dimension vorzustoßen war die wichtigste Innovation: In den 3D-NAND-Flash-ICs werden die Speicherzellen zu einem vertikalen Strang gestapelt und die Zellen über horizontale Wortleitungen adressiert. Weitere wichtige Neuerungen sind die Erhöhung der Anzahl der Bits pro Zelle (bis zu vier) und der Übergang vom Floating-Gate-Transistor zur Charge-Trap-Zelle.
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GAA-Vertikalkanäle bis zu 300 Ebenen
Obwohl nicht von allen Speicherherstellern verfolgt, ist die Ladungsfalle heute die Basis der meisten 3D-NAND-Strukturen. Diese Speicherzelle ähnelt einem MOSFET-Transistor mit dem Zusatz einer kleinen Schicht aus Siliziumnitrid (SiN), die in das Gate-Oxid des Transistors (den Oxid-Nitrid-Oxid-Stapel, kurz: ONO) eingefügt wird. Die SiN-Schicht enthält viele Ladungseinfangstellen, die eine elektrostatische Ladung halten können. Wenn das Poly-Si-Gate positiv vorgespannt wird, tunneln Elektronen aus dem Kanalbereich durch die Oxidschicht und werden in der SiN-Schicht gefangen.
Dadurch wird die Schwellenspannung des Transistors angehoben. Der Zustand der Zelle kann gemessen werden, indem eine Spannung über die Source/Drain-Knoten gelegt wird. Wenn Strom fließt, befindet sich die Zelle im Zustand »keine eingefangenen Elektronen« (entspricht 1). Wenn kein Strom gemessen wird, befindet sich die Zelle im Zustand »eingefangene Elektronen« (oder 0).
In früheren 2D-NAND-Planar-Konfigurationen konnte die Ladungsfalle nicht eingeführt werden, weil das Speicherfenster nicht ausreichte, das als Differenz der Schwellenspannung zwischen Programmieren und Löschen gemessen wird. Doch in 3D-NAND-Strukturen konnte diese Speicherzelle dank einer GAA-Implementierung (Gate All Around) mit vertikalem Kanal ihr volles Potenzial entfalten. Bei dieser GAA-Konfiguration umschließt der Gate-Stapel den Kanal vollständig. Diese zylindrische Geometrie erzeugt einen verstärkten Feldeffekt im Tunneloxid. Dies führt zu einer größeren Ladungsträgerinjektion in die Trapping-Schichten, wodurch das Programm-/Löschfenster vergrößert wird.
Die GAA-Fertigung beginnt mit dem Aufwachsen eines Oxid-/Wortleitungsschichtstapels. Anschließend werden zylindrische Löcher mithilfe von modernen Trockenätzwerkzeugen durch den Stapel geätzt. Die Tunnel- (O) und Fangschichten (SiN) sowie der Poly-Si-Kanal werden dann an den Seitenwänden der Löcher abgeschieden.
Weitere Erhöhung der Bit-Speicherdichte
In diesem Jahrzehnt werden die Speicherhersteller die konventionelle GAA-NAND-Roadmap bis an ihre äußersten Grenzen treiben. Nach den optimistischsten Prognosen wird die Anzahl der Schichten bis zum Ende des Jahrzehnts auf 1000 ansteigen, was einer Bitspeicherdichte von 100 Gbit/mm2 entspricht. Dies bedeutet jedoch eine Verlangsamung um einige Jahre im Vergleich zum historischen Zeitplan für die Skalierung der Dichte.
Die Erhöhung der Anzahl der Schichten führt zu einer immer komplexeren und teureren Verarbeitung, stellt eine Herausforderung für die Abscheidungs- und Ätzprozesse dar und führt zum Stressaufbau innerhalb der Schichten.
Um diese Herausforderungen zu bewältigen, führt die Industrie einige ergänzende Prozess-Tricks ein, um schließlich die 1000 Schichten zu erreichen. Dazu gehören die Aufteilung der Anzahl der Schichten in zwei (oder mehr) gestapelte Ebenen, die weitere Erhöhung der Anzahl der Bits pro Zelle, die Verbesserung der Array-Effizienz und die Reduzierung des x-y-Abstands der GAA-Zellen.
Es wird auch versucht, die Peripherieschaltung auf einem anderen Wafer zu optimieren und sie mithilfe von Wafer-to-Wafer-Bonding-Techniken an das Speicher-Array anzuschließen. Diese Innovationen werden jedoch nicht ausreichen, um die wachsenden Verarbeitungskosten in den Griff zu bekommen, weshalb eine zusätzliche Z-Pitch-Skalierung angestrebt wird. Die Z-Pitch-Skalierung umfasst eine Verringerung der Höhe aller am Schichtstapel beteiligten Materialien einschließlich der Wortleitungsmetalle und Oxide.
- Trench-Cell- statt Gate-All-Around-Architektur
- Einführung der 3D-Trench-Cell-Architektur 2030
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