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Achronix: FPGAs, eFPGAs und SiPs

Auf drei Gleisen ab durch die Decke

24. April 2018, 10:46 Uhr   |  Iris Stroh

Auf drei Gleisen ab durch die Decke
© Achronix

Robert Blake, Achronix: »Wir haben Anfang des Jahres die vollständige Verifizierung unseres Speedcore eFPGA-Produktionsvalidierungschips auf Basis der TSMC 16nm FinFET+-Prozesstechnologie abgeschlossen und die vollständige Funktionalität des Speedcore-Testchips gezeigt.«

Im letzten Jahr hat Achronix den Umsatz um nicht weniger als 700 Prozent gesteigert. Robert Blake, President und CEO von Achronix, erklärt gegenüber Markt&Technik, warum – und wie es weitergeht.

Markt&Technik: 700 Prozent Plus – wie war das möglich?

Robert Blake: 2017 war ein super Jahr für uns, keine Frage. Dass es so kommen würde, hatten wir bereits Mitte 2017 erkannt und deshalb damals schon angekündigt, die 100-Mio.-Dollar-Schwelle zu reißen. Dass wir den Mund nicht zu voll genommen und die Schwelle auch tatsächlich übersprungen haben, hat dann doch viele überrascht.

Ist der Umsatzzuwachs mehr auf die Speedster-FPGAs oder auf das eFPGA-IP-Speedcore zurückzuführen?

Der Großteil des Umsatzzuwachses ist auf die Speedster22i-FPGAs zurückzuführen, die wir mithilfe eines 22-nm-FinFET-Prozesses fertigen lassen. Diese High-End-FPGAs mit 64 SerDes, großen embedded Speichern, PCIe-Controllern, Interlaken, Ethernet, werden als High-End-Kommunikationsbausteine oder im Computing-Bereich eingesetzt. Der Umsatzsprung hat sich dadurch ergeben, dass viele Systeme mit unseren FPGAs von der Prototypenphase in die Serienfertigung gewechselt sind, das hat das Wachstum getrieben.

Spielt Speedcore noch gar keine Rolle?

Doch, auch mit den Lizenzgebühren erzielen wir bereits Umsatz. Aber wenn wir unser Umsatzwachstum auf diese zwei Bereiche aufteilen, dann entfallen rund 90 Prozent auf die FPGAs und 10 Prozent auf das IP-Geschäft.

Nicht nur Speedcore ist relativ neu, jetzt gibt es auch noch Speedchip …

Ja, wir bieten Firmen die Möglichkeit, unser eFPGA in derselben Technologie zu integrieren, indem wir Speedcore implementiert haben, also mithilfe der 16-nm-FF+-Technologie von TSMC. Speedchip besteht aus mehreren ICs und ist für den Einsatz in Systemen gedacht, die ein großes FPGA benötigen. Denn dann wäre die monolithische Integration mithilfe unseres IP-Cores schwierig. Also nutzen wir für Speedchip die 2,5D-Integration und setzen ein FPGA-Die und das ASIC-Die in ein Gehäuse. Dazu ziehen wir entweder die Interposer-Technologie CoWos von TSMC mit vielen Verbindungen im 1- bis 2-GHz-Bereich heran, oder wir verwenden ein organisches Substrat, was kostengünstiger ist.

Die 2,5D-Integration mit einem FPGA wird schon länger versucht, aber bislang mit wenig Erfolg …

Ja, es ist auch nicht trivial, denn wenn man zwei Dies zusammen in ein Gehäuse setzt, müssen mechanische und thermische Einschränkungen und die Leistungsaufnahme beachtet werden. Aber es ist dennoch ein gängiges Verfahren, das ja bekanntermaßen auch für die Kombination von Speicher-Dies und Prozessoren genutzt wird, und es ist überhaupt kein Unterschied, ob ich ein Speicher-Die oder ein Accelerator-Die neben den Prozessor setze.

Monolithisch und diskret: Ab sofort lohnt sich beides

Das heißt, dass Achronix mittlerweile drei Produktansätze anbietet?

Ja, Speedster sind unsere Standard-FPGAs, Speedcore ist unsere eFPGA als IP und Speedchip, bei dem zwei Chips in einem Gehäuse sitzen. Vereinfacht kann man sagen: Wenn das ASIC und der Beschleuniger groß ausfallen, dann ist die 2,5D-Integration der bessere Weg, wenn das FPGA klein ist, dann die monolithische Integration. Aber das gilt natürlich nicht immer.

Zudem bietet Achronix so genannte Custom-Blöcke an. Was ist darunter zu verstehen?

Wir haben für unsere FPGAs eine Methodik entwickelt, wie wir schnell und problemlos kundenspezifische Blöcke in Form von Building-Blöcken in unsere FPGAs integrieren können.

ASICs sind auf Fläche und Geschwindigkeit optimierte Designs. Warum sollten die Entwickler ein FPGA – egal ob als IP oder als zusätzliches Die – in einem SiP dazupacken, um einen Hardware-Accelerator hinzuzufügen und den Accelerator nicht direkt als optimierten ASIC-Block integrieren?

Das ist die alte Geschichte: Wenn man die Zielfunktion genau kennt, dann sollte man sie festverdrahtet realisieren, keine Frage. Das ist immer billiger. Auch wenn man zwei Funktionen hat, die man genau kennt und immer nur eine davon braucht, würde ich immer noch sagen: beide implementieren und nur die nutzen, die gebraucht wird. Aber wenn man die Funktion nicht genau kennt oder nicht weiß, was man in Zukunft braucht, dann ist ein FPGA die richtige Lösung.

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