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IC-Verifikation

Automatisiertes Designregelausnahmen-Management beschleunigt IC-Designs

10. Juni 2014, 8:56 Uhr | Von John Ferguson

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Methodik des automatisierten IP-Ausnahmemanagements

Zunächst werden die Anforderungen für eine erfolgreiche Lösung definiert:
• das zum Beschreiben der IP-Ausnahmen verwendete Datenformat muss für alle Beteiligten akzeptabel sein;
• darf nur minimale Auswirkungen auf das Design haben;
• vernachlässigbare Ergebnisse sollten automatisch von den DRC Resultaten des vollständigen Chips entfernt werden;
• alle falschen Fehler sollten unabhängig von ihrer hierarchischen Interaktion korrekt verschattet werden;
• alle realen Fehler sollten weiterhin identifiziert werden;
• alle Designregelausnahmen sollten im Falle eines Problems oder einer Frage in Bezug auf die Verifikation des Designs nachprüfbar sein.

Die Methode verwendet das GDSII-Layout-Format zur Beschreibung der vernachlässigbaren Fehler. GDSII ist ein Industriestandard mit dem alle Parteien (Foundries, IP-Anbieter und Integrations-Designer) vertraut sind und der die physikalische IP liefert. Da die IP-Designer das IP-Layout validieren, werden Designregelverletzungen, die von der Foundry geprüft und als erlaubte Ausnahme akzeptiert wurden, erfasst und als geometrische Daten zurück in die ursprüngliche IP-Zelle integriert.
Um zu vermeiden, dass für das automatisierte Designregelausnahme Management mehrere Zeichenlayer verwendet werden, erstellt der IP-Designer für jede Regelprüfung separate Zellen, die jeweils vernachlässigbare Verletzung des IP Blocks enthalten. Diese Zellen werden dann wieder in den ursprünglichen IP-Block instanziiert. Ausnahmen verschiedener Regeln lassen sich unterscheiden, indem die Zellen einer Namenskonvention folgen, welche die neu instanziierte Sub-Zellen mit den Regeln verbindet, die die vernachlässigbaren Resultate generiert. Der Vorteil dieses Ansatzes mit Zellennamen ist, dass der IP-Designer alle vernachlässigbaren Ergebnisse auf einer einzigen GDSII-Layer platzieren kann, unabhängig von der Anzahl der Überprüfungen in der Regeldatei. Die Verwendung eines einzelnen Layers verringert die Auswirkung, die das Hinzufügen der Waiver-Daten auf das Design hat und begrenzt sowohl die Größe als auch die Komplexität auf ein Minimum.
Nach der Charakterisierung der vernachlässigbaren DRC-Verletzungen im IP-Block, sendet der IP-Provider die zusammengeführte GDSII-Datei, welche die ursprüngliche IP-Geometrie plus Zellen mit der Geometrie der Ausnahmen enthält, an den IP-Kunden. Die Foundry wiederum spezifiziert die Zeichenlayer, die bei jedem Prozess für vernachlässigbare DRC Ergebnisse verwendet werden. Dies gewährleistet für alle IP-Design- und IP-Anbieter Kontinuität und Konsistenz.
Durch das automatisierte Entfernen der Ausnahmen während der Verifikation des vollständigen Chips werden die vernachlässigbaren Fehler akkurat und vollautomatisch aus den DRC-Ergebnissen entfernt. Sobald der Integrations-Designer die GDSII-Datei mit den vernachlässigbaren DRC Ergebnissen für die IP bekommen und sie in sein Design integriert hat, können die DRC-Prüfungen für das gesamte Design erfolgen. Die vernachlässigbaren DRC Ergebnisse im GDSII-Format wird vom DRC-Tool verwendet, um die Regeldatei automatisch zu modifizieren. Dies geschieht zum Zeitpunkt der DRC Laufzeit für diejenigen DRC Prüfungen und Zeichenlayer, die mit der Geometrie der Ausnahmen verbunden sind. Mit dieser Änderung der Regeldatei sind die Ausnahmen nun rein geometrisch und die vernachlässigbaren DRC Fehler können automatisch und genau aus dem DRC-Output entfernt werden, unabhängig davon, wie und wo diese Fehler in der Designhierarchie auftreten.
Obwohl dieser Ansatz die “goldene” DRC-Regeldatei der Foundry modifiziert, kann den automatischen Änderungen vertraut werden. Denn der Prozess zur Behandlung erlaubter Fehler und die entsprechenden vom DRC-Tool durchgeführten Modifikationen der Regeldatei sind von der Foundry vollständig für den Technologieprozess qualifiziert, für den die Regeldatei bestimmt ist (als Teil der DRC-Tool-Qualifikation).
Da die vernachlässigbaren DRC Ergebnisse sich in der IP aufgrund ihrer Platzierung im Designkontext des vollständigen Chips ändern können, ist es möglich DRC-Resultate zu erzielen, die nicht exakt mit der ursprünglichen Geometrie der DRC-Ausnahmen übereinstimmen. Um eine akzeptable Fehlerquote zu erreichen, führt das DRC-Tool den DRC-Ausnahmen-Prozess auf Basis von Mustererkennungskriterien durch, die von der Foundry für die jede einzelne DRC-Regel-Ausnahme spezifiziert wurden. Die Mustererkennung erhöht die Genauigkeit, da falsche, durch die Hierarchie verursachte Fehler beseitigt werden. Ein Beispiel hierfür ist IP, welche in ein vollständig flaches Design eingesetzt ist.