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KI und HPC als Treiber

Panel-Level-Packaging wächst um 27 Prozent pro Jahr

7. April 2025, 7:28 Uhr | Heinz Arnold

Der Panel-Level-Packaging-Markt zwischen 2024 und 2027

Der Panel-Level-Packaging-Markt wird zwischen 2024 und 2030 um durchschnittlich 27 Prozent pro Jahr wachsen, von 160 Mio. Dollar auf über 600 Mio. Dollar, wie die Yole Group prognostiziert.

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Wegen der starken Nachfrage aus dem KI-Umfeld würden High-Density-Fan-Out- und Ultra-Density-Plattformen den Markt dominieren. Marktführer im Panel-Level-Packaging-Markt (PLP) ist laut Yole Samsung Electronics, gefolgt von STMicroelectronics. Andere Unternehmen, darunter PTI, SIPLP, ASE haben Marktanteile von weniger als 10 Prozent.

Panel-Level-Packaging auf einen Blick

Der Vorteil des Panel-Level-Packaging liegt darin, dass die ICs nach der Vereinzelung aus den Wafern in große Panels aus Kunststoff gesetzt werden, um auf dieser Ebene das Packaging im Panel-Verbund durchzuführen. Dadurch können – wie im Front-End-Bereich – auch in der Backend-Fertigung viele ICs gleichzeitig verarbeitet, das heißt auf Panel-Ebene in ihr Gehäuse gesetzt werden. Dann müssen die Panels nur noch in die fertig gehäusten Chips vereinzelt werden. Diese Technik ist auf Ebene des Wafer-Level-Packaging – hier werden die ICs nicht in Kunststoff-Panels, sondern in Kunststoff-Wafer eingebettet – schon gängig. Beispiele dafür sind das Wafer-Level-Chip-Scale-Packaging (WLCSP) sowie Fan-out- und organische 2,5D-Interposer.

Werden jedoch die größeren rechteckigen Kunststoff-Panel herangezogen, um die Chips in ihr Gehäuse zu setzen, können noch deutlich mehr Chips parallel verarbeitet werden – mit den entsprechenden Kostenvorteilen. Doch sind auf dem Weg dorthin noch einige Probleme zu lösen, beispielsweise die Verwölbung (Warpage), die bei den großen Panels schwieriger zu beherrschen ist als bei den Kunststoff-Wafern im Wafer-Level-Packaging.

Doch die PLP-Technik ist vielversprechend: Laut Yole werden immer mehr PLP-Kapazitäten installiert, und der Markt wächst kräftig, auch wenn er immer noch einen relativ kleinen Teil des Umsatzes im Bereich Advanced Packaging ausmacht.

PLP kann auch QFNs ersetzen

»Abgesehen von fortschrittlichem Packaging kann PLP traditionelle Packaging-Technologien wie Lead Frame QFN ersetzen. Außerdem eignet sich PLP für kleine, einfache Gehäuse, wie sie für HF-Komponenten, Leistungselektronikmodule und MCUs verwendet werden«, sagt Gabriela Pereira, Technology & Market Analyst, Semiconductor Packaging der Yole Group.

In der neusten PLP-Studie analysiert die Yole sowohl High-End-Anwendungen für KI und High Performance Computing als auch Low-End-Trends. Denn PLP-Technologien werden auch herangezogen, um QFN-Gehäuse in Leistungs- und Analogsegmenten ersetzen. Darüber hinaus bieten die Analysten einen detaillierten PLP-Benchmark im Vergleich zum Wafer-Level-Packaging in Bezug auf Kosten und Flächeneffizienz. Sie skizzieren die wichtigsten Technologie-Roadmaps und geben einen detaillierten Überblick über die globalen und chinesischen PLP-Lieferketten. Die Prognosen sind nach Gehäusetyp, Technologietyp, Trägergröße und Material segmentiert.

Die Fan-In-PLP-Produktion wurde 2024 hochgefahren und macht heute etwa ein Drittel des PLP-Marktes aus, während die restlichen zwei Drittel auf Fan-Out- und HD-Fan-Out-Gehäuse entfallen. Das UHD-Fan-Out-Segment wurde noch nicht kommerzialisiert, die Analysten der Yole-Gruppe gehen aber davon aus, dass der Bedarf aus den Sektoren AI/HPC und High-End-PC dazu führt, dass die Kleinserienproduktion demnächst aufgenommen wird.

Die PLP-Anbieter haben sich auf die Entwicklung von Technologien für eines der beiden Segmente konzentriert: Low-End Fan-Out/Fan-In PLP und High-End Fan-Out PLP. Gemessen an den Umsätzen ist das großformatige FOPLP der größte Treiber auf dem PLP-Markt.

Gehäusegrößen wachsen

Angetrieben von Chiplets und heterogener Integration werden die Gehäusegrößen für Chips in den kommenden Jahren weiter wachsen. Die größten Abmessungen weisen derzeit die Gehäuse für Chips auf, die in Servern und KI in Rechenzentren Einsatz finden. Die Gehäuse basieren auf großformatigen IC-Substraten und verschiedenen Arten von 2,5D-Interposern. Um die gewünschte Systemleistung zu erreichen und gleichzeitig kosteneffizient zu bleiben, ist die Integration von mehr Chiplets und Speicher-ICs unerlässlich. Mit zunehmender Größe der Interposer können jedoch weniger Chips pro Wafer produziert werden.

Dieser Trend zwingt die Branche, von Silizium- auf organische Interposer umzusteigen und auf größere Alternativen wie PLP überzugehen. Ab einer Gehäusegröße, die dem 5,5-fachen der Reticle-Größe entspricht, kann PLP die Effizienz der Trägerfläche um mehr als 80 Prozent steigern, während WLP die Effizienz nur 45 Prozent erhöht.

Die Analysten der Yole Group schätzen, dass PLP für UHD-FO-Gehäuse – in Abhängigkeit von der verwendeten Panelgröße – eine Kostenreduzierung von 10 bis 20 Prozent ermöglichen.