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Zwei neue Tensilica-DSP-Cores

Einer für das High-End und einer für Always-on-Anwendungen

23. April 2021, 13:21 Uhr   |  Iris Stroh

Einer für das High-End und einer für Always-on-Anwendungen
© Cadence Design Systems

Cadence ergänzt Tensilica Vision und KI DSP IP Produktlinie mit neuen DSPs für Highend- und Always-on-Anwendungen.

Cadence Design Systems erweitert seine Tensilica Vision DSP Produktfamilie mit zwei neuen DSP-IP-Cores für Embedded-Vision und KI.

Mit den zwei neuen Versionen »Vision Q8« und »Vision P1« zielt Cadence auf Anwendungen im Automotive-, Mobilfunk- und Consumer-Bereich. Pulin Desai, Group Director, Tensilica Vision and AI Product Marketing von Cadence, erklärt: »Mit unserem erweiterten Portfolio können wir jetzt Anforderungen vom High-bis zum Low-End abdecken.« In Zahlen ausgedrückt heißt das, dass Cadence mit seinen mittlerweile vier verschiedenen Vision-DSP-Cores einen Bereich von 400 GOPS bis hin zu knapp 4 TOPS abdecken kann. Die neuen DSP-Cores basieren auf derselben SIMD- und VLIW-Architektur und demselben Befehlssatz wie die bisherigen Tensilica Vision DSPs.

Der Vision Q8 (7. Generation) ist der erste DSP von Cadence mit einer 1024-bit-SIMD-Architektur, so dass ein einzelner Core auf eine Rechenleistung von bis zu 3,84 TOPS und 192 GFLOPs (FP32) kommt, und damit den Vision Q7 DSP in Hinblick auf Vision-/KI-/FP-Leistung um den Faktor 2 übertrifft. Darüber hinaus erlaubt der neue DSP-Core die Nutzung zusätzlicher Datenformate (Double-Precision Float, FP64 und Complex Float FP64/FP32/FP16) und die Speicherschnittstellen wurden auf 2048 bit erweitert. Es stehen 1024 8-bit-MACs und 256 16-bit-MACs zur Verfügung. Desai: »Die neuen Vision Q8 DSPs gibt es auch als Zwei- und Vier-Kern-Varianten. Als Vier-Kern-Variante stehen für KI-Anwendungen 4K 8-bit-MACs und rund 800 GLOPs an Gleitkomma-Performance zur Verfügung.«

Mit dem Vision P1-DSP-Core zielt Cadence auf Always-on-Anwendungen wie intelligente Sensoren, AR/VR-Brillen und IoT/Smart-Home-Geräte. Der Vision P1 ist eine 128-bit-SIMD-Architektur (Vision P6: 512 bit) mit 256-bit-Speicherschnittstellen. Es stehen 128 8-bit-MACs zur Verfügung. Ein einzelner Core kommt auf eine Rechenleistung von bis zu 400 GOPS. Im Vergleich zum P6-DSP wurde die Fläche und die Leistungsaufnahme auf ein Drittel reduziert. Der Befehlssatz ist mit dem Vision P6 kompatibel und er nutzt das selbst AXI-Interface sowie denselben iDMA. Desai: »Es können dieselben Software-Bibliotheken wie für die anderen Vision-DSPs genutzt werden und beim P1 unterstützen wir auch TensorFlow Lite Micro.

Um eine Migration zwischen den verschiedenen DSPs trotz unterschiedlicher SIMD-Breiten zu ermöglichen, nutzt Cadence ein so genanntes N-way-Programmiermodell. Für beide DSPs können auch den Xtensa Neural Network Compiler (XNNC) und die Android Neural Networks API (NNAPI) für neuronale Netze genutzt werden. Darüber hinaus können stehen dem Entwickler auch mehr als 1700 OpenCV-basierte Vision-Bibliothek-Funktionen, OpenCL und den Halide-Compiler für Computer-Vision- und Imaging-Anwendungen zur Verfügung. Beide Cores sind für den Automotive-Einsatz durch ASIL B Hardware Random Faults und ASIL D Systematic Fault Certification vorbereitet.

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