Photonische ExaOPS-Prozessoren

»Wir können ab morgen fertigen!«

13. Juli 2022, 10:00 Uhr | Heinz Arnold
Salience Labs
Vayesh Kewada, CEO von Salience Labs: »Wer eine Leistungsfähigkeit benötigt, die um Größenordnungen über der heutiger Prozessoren liegt, sollte sich unseren hybriden Ansatz genau anschauen. Das Beste daran: Wir können ab morgen fertigen!« / Johannes Feldmann, CTO von Salience Labs: »Wir haben einen einzigartigen Weg gefunden, um das gewaltige Potenzial zu heben, das in den photonischen Chips steckt. Unser amplitudenbasierte Ansatz und unsere On-Memory-Compute-Architektur sind einzigartig.»
© Salience Labs

Mit hybriden photonisch-elektronischen Prozessoren will Salience Labs Rechenleistungen im ExaOPS-Bereich für eine Vielzahl neuer und bestehender KI-Prozesse und -Anwendungen erreichen.

Markt&Technik sprach mit CEO Vayesh Kewada und CTO Johannes Feldmann über die Technologie und die Strategie des Unternehmens.

Markt&Technik: Salience Labs erreicht mit der Kombination aus einem elektronischen ASIC und einem photonischen Chip als Beschleuniger nach eigenen Angaben Verarbeitungsgeschwindigkeiten, die um Größenordnungen höher liegen als die rein elektronischer Prozessoren auf Basis der CMOS-Technik. Was ist der Grund?

Vayesh Kewada: Wir kombinieren einen photonischen Chip mit einem herkömmlichen elektronischen IC aus Silizium zu hybriden photonisch-elektronischen Prozessoren. Zunächst zu dem photonischen Chip, denn er ist die Grundlage dafür, dass wir mit unserer Kombination die enorme Rechenleistung erreichen – und zwar bei geringer Energieaufnahme. Erstens lässt sich der photonische Chip mit 10 GHz takten. Weil herkömmliche Prozessoren bekanntermaßen auf 2 bis höchstens 5 GHz beschränkt sind, bringt allein das schon einen signifikanten Leistungssprung. Doch zweitens können wir zudem auf dem Chip massiv parallel rechnen, weil uns viele verschiedene Frequenzen zur Verfügung stehen, über die wir unterschiedliche Signale gleichzeitig übertragen können. Wir benutzen einfach viele verschiedene Lichtfarben, um eine Rechendichte zu erreichen, die bisher für jenseits des Möglichen gehalten wurde.

Das dritte wesentliche Element hinter der enormen Leistungsfähigkeit bildet die Art und Weise, wie wir den photonischen Chip mit dem elektronischen ASIC verbinden. Der photonische Chip sitzt auf dem ASIC, auf dem viele verteilte SRAMs integriert sind. Beide sind über einen Interposer verbunden. Das ASIC sorgt dafür, dass der photonische Chip genügend Daten erhält, um die theoretische Rechenleistung und die geringe Latency in der Praxis erreichen zu können. Den eigens entwickelten Aufbau nennen wie »On-Memory Compute«-Architektur; sie bildet die Grundlage unseres hybriden photonisch-elektronischen Prozessors.

Wer den hybriden photonisch-elektronischen Prozessor von Salience einsetzt, »sieht« also nur den elektronischen Teil, muss also gar nicht wissen, dass sich im Package auch noch ein photonischer Beschleuniger befindet?

Kewada: Bei dem elektronischen ASIC handelt es sich im Wesentlichen um einen IC mit verteilten SRAMs. Diese In-Memory-SRAM-Architektur haben wir eigens entwickelt, und sie bildet ein wichtiges Element der Gesamtarchitektur. Das ASIC erlaubt es uns, mit der Außenwelt in der gewohnten Weise digital mit den bekannten Komponenten zu kommunizieren, etwa mit DRAMs oder anderen digitalen Blöcken. Auf der anderen Seite bildet der elektronische IC die Schnittstelle zum photonischen IC, wo die Matrizenberechnungen stattfinden, also der Kern von KI-Berechnungen.
Ohne diesen mit hohem Aufwand grundsätzlich neu entwickelten ASIC könnten wir die hohe Performance insgesamt nicht annähernd erreichen. Und es stimmt, der Anwender muss nicht wissen, dass sich der photonische Chip überhaupt auf dem Modul befindet. Wer die volle Leistungsfähigkeit herausholen will, sollte sich aber schon damit beschäftigen.

Salience Labs wurde erst vor Kurzem gegründet. Warum zu diesem Zeitpunkt?

Kewada: Weil wir überzeugt davon sind, dass wir an einem entscheidenden Wendepunkt in der Geschichte der Halbleiterindustrie angekommen sind: Über die Skalierung lassen sich die Kosten nicht mehr in dem aus der Vergangenheit bekannten Maß reduzieren. Moore’s Law ist in seiner Endphase gekommen. Die Endphase tritt genau zu dem Zeitpunkt ein, zu dem aus dem Sektor des High Performance Computing der Bedarf nach mehr Rechenleistung exponentiell steigt: Nach Schätzungen von Experten verdoppelt sich die Rechenleistung alle dreieinhalb Monate.

Photonische Chips wurden schon lange entwickelt und finden beispielsweise heute in Datenzentren Einsatz, wo sie die Übertragungszeiten und Latenzen deutlich verringern. Warum können photonische Chips ausgerechnet jetzt dazu beitragen, die angesprochene Leistungslücke zu schließen?

Kewada: Weil sich die Fertigungsprozesse für photonische Chips über die vergangenen fünf bis sechs Jahre so stürmisch weiterentwickelt haben. Auf herkömmlichen CMOS-Linien lassen sich photonische Chips jetzt mithilfe von bekannten Standard-CMOS-Prozessen herstellen, kostengünstig und ohne zusätzlichen Aufwand, also ähnlich effektiv wie die herkömmlichen elektronischen CMOS-ICs. Das erschließt erst das gewaltige Potenzial, das in den photonischen Chips bisher schlummerte: Wir haben einen einzigartigen Weg gefunden, dieses Potenzial zu heben.

Was ist der Unterschied zu den bisherigen photonischen Chips?

Johannes Feldmann: Wir verwenden dieselben Fertigungsprozesse, wie sie für die Fertigung von optischen Transceiver-Chips für Rechenzentren herangezogen werden. Wir verwenden auch dieselben optischen Komponenten, aber sie sind anders spezifiziert und wir setzen sie auf andere Art und Weise ein. Denn es geht nicht nur darum, die Signale zu übertragen, die Chips müssen ja Rechenoperationen ausführen.

Welche Berechnungen führen die photonischen ICs durch?

Feldmann: Die Matrizenberechnungen. Indem das Licht durch die Chips wandert, führen sie die komplette Matrizenmultiplikationen durch, eben mit Lichtgeschwindigkeit.

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