Kommentar
Panel-Level-Packaging – keine einfache Rechnung
Je mehr Chips im Verbund parallel prozessiert werden, um so kostengünstiger - ist Panel-Level-Packaging also der nächste große Schritt? Ganz so einfach ist die Rechnung nicht.
Um komplexe Chips wirtschaftlich in ihre Gehäuse setzen zu können, geschieht das nicht mehr einzeln – jedes IC wird separat in sein Gehäuse gesetzt –, sondern in einem Verbund: Die Chips werden nach ihrer Vereinzelung aus dem Wafer in einen Kunstwafer aus Plastik gesetzt, um sie dann wieder parallel durch den Back-End-Prozess zu schleusen. Dieser Vorgang wird als Fan-out-Wafer-Level-Packaging bezeichnet.
Weil nun viele Chips parallel auf einem Wafer verarbeitet werden können, sinken die Kosten für das Packaging pro Chip. Und zwar trotz der Tatsache, dass das Packaging mittlerweile ein hochkomplexer Vorgang geworden ist, der der Fertigung der ICs auf dem Siliziumwafer sehr nahekommt, angefangen bei der Lithografie. Deshalb und weil das »Advanced Packaging« entscheidend zur Wertschöpfung beiträgt, übernehmen die IC-Hersteller das früher eher ungeliebte Packaging zunehmend gern selbst.
Doch inzwischen erreichen vor allem die KI-Chips solche Größen, dass nur noch wenige von ihnen auf einem 300-mm-Kunstwafer Platz finden. Das Verfahren wird folglich unwirtschaftlich.
Die naheliegende Idee: Statt auf einen 300-mm-Wafer setzt man die vereinzelten Chips auf ein viel größeres Substrat, ein rechteckiges Panel, auf dem viel mehr von ihnen Platz haben. Schon sinken die Kosten pro Chip! Die Rechnung scheint einfach zu sein.
Doch bisher waren die technischen Hürden ausgesprochen hoch. Eine große Schwierigkeit besteht darin, dass sich die Panels wegen der unterschiedlichen Ausdehnungskoeffizienten des Siliziums und des Kunststoffmaterials sowie anderer Materialien verwölben.
Es gibt aber noch viel mehr Hürden: So ist noch nicht einmal klar, welche Panel-Größe sich durchsetzen wird, es ist schwierig, die großen Panels überhaupt zu verarbeiten, es ist noch nicht klar, welche Materialien zum Einsatz kommen – jeder kocht im Moment sein eigenes Süppchen - von den Foundries über IDMs bis zu den OSATs -, es mangelt vor allem an der Standardisierung.
Ob die neue Technik dennoch in die Chipfertigung Einzug halten wird? Aus den genannten Gründen ist das FO-PLP sicherlich kein Selbstläufer. Zudem ist fraglich, wie lange der KI-Boom noch anhalten wird – und ab wann sich FO-LPL für die kleineren Chips mit geringeren Margen lohnen könnte, steht ebenfalls in den Sternen. So einfach, wie die Rechnung auf den ersten Blick aussieht, ist sie leider nicht.
Jobangebote+ passend zum Thema
Lesen Sie mehr zum Thema
Das könnte Sie auch interessieren
Kostengünstige Back-End-Fertigung
TSMC entwickelt Panel-Level-Packaging für KI-Chips
Advanced Packages
Umsatz wächst um 37 Prozent pro Jahr
