Imec
Monolithische CFETs mit gestapelten unteren und oberen Kontakten
Auf dem IEEE Symposium on VLSI Technology & Circuits präsentiert das Imec zum ersten Mal elektrisch funktionsfähige CMOS-CFETs mit gestapelten unteren und oberen Source/Drain-Kontakten.
Die auf der Konferenz gezeigten Ergebnisse basieren auf dem Ansatz, beide Kontakte auf der Oberseite des Wafers zu setzen. Das Imec hat aber auch gezeigt, dass es möglich ist, den unteren Kontakt auf die Rückseite des Wafers zu verlagern und so die Wahrscheinlichkeit des »Überlebens« des oberen Transistors von 11 auf 79 Prozent zu erhöhen.
Die Roadmap für die Logik-Technologie vom Imec sieht vor, dass CFETs im A7-Knoten (unter 1 nm) zum Einsatz kommen. Werden die CFETs mit fortschrittlichen Routing-Technik kombiniert, stellen diese Transistoren aus der Sicht der Imec-Experten eine vielversprechende Möglichkeit dar, die Standardzellen auf von 5T auf 4T und sogar noch weniger zu skalieren, ohne dass die Leistungsfähigkeit darunter leidet. Unter den verschiedenen Ansätzen, um n- und pMOS-Strukturen übereinander zu stapeln, gilt die monolithische Integration als der am wenigsten disruptive Ansatz im Vergleich zu den bestehenden Prozessabläufen für die Fertigung von Nanosheets.
Jetzt konnte das Imec eben erstmals funktionale monolithische CMOS-CFETs mit übereinander angeordneten oberen und unteren Kontakten präsentieren. Die CFETs wurden mit einer Gate-Länge von 18 nm, einem Gate-Abstand von 60 nm und einem vertikalen Abstand von 50 nm zwischen n- und pFETs integriert. Die elektrische Funktionalität wurde an einem Versuchsträger mit nFET- und pFET-Bauelementen demonstriert, die ein gemeinsames Gate verwenden und deren obere und untere Kontakte von der Vorderseite her verbunden sind.
Der vorgeschlagene Prozessablauf umfasst zwei CFET-spezifische Module: die mittlere dielektrische Isolation (MDI) und die gestapelten unteren und oberen Kontakte.
MDI ist ein vom Imec entwickeltes Modul zur Isolierung des oberen und unteren Gates und um die Schwellenspannung zwischen n- und pFETs zu differenzieren. Das MDI-Modul basiert auf einer Modifizierung des 'aktiven' mehrlagigen Si/SiGe-Stacks der CFETs und ermöglicht die Co-Integration des inneren Spacers – eine Nanosheet-spezifische Eigenschaft, die das Gate von Source/Drain isoliert. Naoto Horiguchi, Direktor CMOS-Technologie beim Imec, erklärt: »Wir haben die besten Ergebnisse in Bezug auf die Prozesskontrolle mit einem MDI-First-Ansatz erzielt.«
Ein zweites kritisches Modul ist die Gestaltung von gestapelten Source/Drain-"Bottom"- und "Top"-Kontakten, die durch eine dielektrische Isolierung vertikal voneinander getrennt sind. Die wichtigsten Schritte sind das Füllen des unteren Kontakts mit Metall und das Rückätzen sowie das anschließende Füllen mit Dielektrikum und das Rückätzen – alles auf demselben engen Raum, der für den MDI-Stack zur Verfügung steht.
Naoto Horiguchi: »Bei der Entwicklung der unteren Kontakte von der Vorderseite aus sind wir auf mehrere Hindernisse gestoßen, die sich auf den Kontaktwiderstand auf der Unterseite auswirken und das Prozessfenster für die Bildung von Source/Drain der oberen Transistoren einschränken. Im Rahmen der VLSI-Konferenz 2024 zeigen wir, dass es möglich ist, die Bildung der unteren Kontakte auf die Rückseite des Wafers zu verlagern, trotz zusätzlicher Prozessschritte im Zusammenhang mit dem Wafer-Bonding und der Ausdünnung. Die "Überlebensrate" der oberen Transistoren stieg von 11 auf 79 Prozent, was die Bildung des unteren Kontakts auf der Rückseite zu einer attraktiven Option für die Industrie macht. Derzeit laufen weitere Forschungen, um den optimalen Ansatz für die Kontaktbildung zu finden.«
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