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IEDM 2025

FAMES-Pilotlinie: Durchbruch bei 400 °C CMOS

11. Dezember 2025, 8:58 Uhr | Iris Stroh

TEM-EDX-Analyse im Querschnitt eines bei 400 °C gefertigten 2,5-V-Bauelements mit einem 23-nm undotierten Siliziumkanal, einem 6,2-nm-Gate-Oxid und einem Polysilizium-Gate.

CEA-Leti, Koordinator der FAMES-Pilotlinie, hat einen wichtigen Meilenstein für das Chip-Stacking der nächsten Generation erreicht: voll funktionsfähige 2,5-V-SOI-CMOS-Bausteine, die bei lediglich 400 °C hergestellt wurden.

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Die Bausteine entsprechen in ihrer elektrischen Leistung den bei Standard-Temperaturbedingungen (>1000 °C) hergestellten Komponenten und beseitigen damit eine der letzten Hürden für die groß angelegte sequenzielle 3D-Integration (3DSI) – ein Kernziel von FAMES.

Ermöglicht wurde dieser Fortschritt durch die Expertise von CEA-Leti in Niedrigtemperaturprozessen wie Nanosekunden-Laser-Annealing (NLA, ultrakurzes Laser-Temperverfahren) und Solid Phase Epitaxy Regrowth (SPER, Festphasen-Epitaxie-Rückwachstum). Damit wird die echte dreidimensionale Stapelung von Chips nicht nur im Labor, sondern auch in der industriellen Fertigung möglich. Die Verbindungsdichte der sequenziellen 3D-Integration zwischen den Ebenen übertrifft alle anderen 3D-Technologien wie TSV und Hybrid-Bonding. In diesem Projekt hat CEA-Leti gezeigt, dass Si-CMOS-Transistoren bei nur 400 °C gefertigt werden können und damit BEOL-kompatibel (BEOL: Back End of Line) sind. Sie können also sicher oberhalb bereits fertig prozessierter BEOL-Schichten integriert werden und dabei eine deutlich höhere Reife und Leistungsfähigkeit als andere Niedrigtemperatur-Ansätze.

Die in einem Beitrag auf der IEDM 2025 mit dem Titel »High Performance 2.5 V n&p 400 °C SOI MOSFETs: A Breakthrough for Versatile 3D Sequential Integration« markiert einen wichtigen Durchbruch für die FAMES-Pilotlinie, eine Initiative der Europäischen Union, die 2023 als Reaktion auf die EU-Chips-Act-Strategie zur Stärkung der Souveränität und Wettbewerbsfähigkeit im Bereich der Halbleitertechnologien ins Leben gerufen wurde. Durch die Kombination von heterogener und sequenzieller 3D-Integration auf FD-SOI-Plattformen will das Konsortium eine neue Generation von »More-Than-Moore«-Bauelementen ermöglichen.

Neue Chip-Architekturen werden möglich

»Dieser Durchbruch ist ein entscheidender Meilenstein des FAMES-Projekts, da er innovative neue Chip-Architekturen ermöglicht«, sagt Dominique Noguet, Vizepräsident von CEA-Leti und Koordinator der FAMES-Pilotlinie. »Unser Niedrigtemperatur-Prozess kann reale Demonstratoren von mehrschichtigen 3D-Stacks deutlich beschleunigen, die beispielsweise fortschrittliche CMOS-Logik mit Smart-Pixel- oder RF-Schichten kombinieren, um neue hochleistungsfähige 3D-Chips zu realisieren.«

Das Team zeigte, dass SOI-Bauelemente, die bei 400 °C statt mit der industrieüblichen hohen Temperatur (>1000 °C) gefertigt wurden, die gleiche elektrische Leistung erzielen.

„Der 400 °C-Prozess ermöglicht sequenzielles 3D-Stacking auf praktisch jeder unteren Schicht«, erklärt Noguet. »Das ist ein enormer Fortschritt, da dieser Ansatz wesentlich ausgereifter, zuverlässiger und skalierbarer ist als aktuelle Niedrigtemperatur-Alternativen wie wie polykristalline Filme, Oxidhalbleiter oder Kohlenstoffnanoröhren.«

Schutz der Schaltkreise auf den unteren Schichten

In dem IEDM-Beitrag zeigt das Team von CEA-Leti n- und p-Typ-Transistoren, die die Eigenschaften herkömmlicher Hochtemperatur-CMOS-Transistoren erreichen und das innerhalb des Temperaturbereichs von ≤400 °C, um die aktiven Schaltkreise in den unteren Schichten zu schützen.

»Unsere Stärke liegt in der Beherrschung des Kaltprozesses – insbesondere des Nanosekunden-Laser-Annealings –, um CMOS-Komponenten mit hoher Mobilität und Zuverlässigkeit bei niedrigen Temperaturen herzustellen«, erklärt Daphnée Bosch, Hauptautorin des IEDM-Beitrags. »Diese Laserexpertise macht unseren Ansatz einzigartig.«

Über die FAMES-Pilotlinie

FAMES (»FD-SOI Pilot Line for Applications with embedded non-volatile Memories, RF, 3D Integration und PMIC to ensure European Sovereignty) bringt führende RTOs und akademische Partner zusammen, um fünf Schlüsseltechnologien und ein Öko-Innovationsprogramm zu entwickeln, die neue Chip-Architekturen ermöglichen. Das Projekt umfasst ein Open-Access-Programm, das Industriepartnern den Zugang zur Pilotlinie ermöglicht, sowie ein Schulungsprogramm.

Mitglieder des Konsortiums sind neben dem Koordinator CEA-Leti (Frankreich): imec (Belgien), Fraunhofer (Deutschland), VTT (Finnland), CEZAMAT WUT (Polen), Tyndall (Irland), Silicon Austria Labs (Österreich), UCLouvain (Belgien), Grenoble INP (Frankreich), SiNANO Institute (Frankreich) und die Universität Granada (Spanien).