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Neues NanoIC-PDK ermöglicht vollständige SoC-Studien
Die NanoIC-Pilotlinie hat das N2 P-PDK v1.0 veröffentlicht. Das Design Kit bietet erstmals 29 SRAM-Makros mit Front- und Backside-Power-Routing und ermöglicht realistische SoC-Studien für künftige Halbleitertechnologien jenseits von 2 nm.
Die NanoIC-Pilotlinie ist eine europäische Initiative unter der Koordination von imec. Ihr Ziel ist es, Innovationen in der Halbleitertechnologie jenseits von 2 nm voranzutreiben. Jetzt wurde innerhalb der Initiative des N2 P-PDK v1.0 vorgestellt, eine wichtige Weiterentwicklung des N2 Pathfinding Process Design Kit (P-PDK).
N2 P-PDK v1.0 enthält mehrere neue Funktionen, darunter eine Bibliothek mit 29 SRAM-Speichermakros. Damit können Entwickler SoC-Designs sowohl mit Frontside- als auch Backside-Power-Routing entwerfen, vergleichen und bewerten. Die Aufnahme der SRAM-Makros in die Designoptionen stellt einen wichtigen Schritt dar, um Forschung, Ausbildung und frühe Design-Studien an sehr fortschrittlichen und zukünftigen Prozessknoten zu ermöglichen.
Mit der weiteren Skalierung der Chip-Technologien wird es immer wichtiger, komplette SoC-Architekturen zu erforschen. Solche Halbleiter vereinen Logik, Speicher und Verbindungsfunktionen in einem einzigen Chip und bilden die Grundlage vieler Anwendungen, von Smartphones und KI-Beschleunigern bis hin zu Fahrzeugsteuerungen.
In frühen Entwicklungsphasen fehlt jedoch häufig der Zugang zu vollständigen und praxisnahen Design-Kits, die fortschrittliche oder zukünftige Technologien zur Skalierungssteigerung wie beispielsweise Stromversorgungsnetzwerke enthalten. Dadurch wird es schwierig für Designer, Architekturkonzepte zu validieren, mit neuen Technologien zu experimentieren oder Nachwuchsentwickler auf fortschrittlichen Knoten zu schulen.
N2 P-PDK v1.0 von NanoIC soll genau diese Lücke schließen und bietet einen einfachen Zugriff zu fortschrittlichen Designfunktionen, darunter ein Portfolio von 29 gebrauchsfertigen SRAM-Makros mit Frontside- und Backside-Power-Routing.
Durch die kostenlose Bereitstellung dieser fortschrittlichen Funktionen für akademische Forscher, Start-ups und Designteams senkt NanoIC die Hürden für Innovationen erheblich, fördert die Entwicklung von Anwendungen der nächsten Generation und stärkt die Position Europas in der globalen Halbleiterlandschaft.
Aufbauend auf den Erkenntnissen aus dem vorherigen N2 P-PDK legt diese Version den Grundstein für zukünftige PDK-Iterationen. IN den kommenden Jahren sind zusätzliche fortschrittliche PDKs für Logik, Speicher und Verbindungstechnologien geplant. Dazu zählen unter anderem A14- und A7-Logik-P-PDKs, eDRAM- und SOT-Speicher-PDKs und fortschrittliche Verbindungslösungen (RDL, Hybrid Bonding, Interposer).
Um Designer dabei zu unterstützen, das volle Potenzial des N2 P-PDK v1.0 auszuschöpfen, wird am 25. und 26. März 2026 ein spezieller Workshop organisiert, der theoretische Grundlagen mit praktischen Übungen verbindet und EDA-Werkzeuge von Cadence und Synopsys nutzt.
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