Schwerpunkte

Hyperscale-Computing und 5G

Cooperation für die Entwicklung leistungsstarker SoCs

06. Mai 2021, 09:18 Uhr   |  WEKA FACHMEDIEN, Newsdesk

Cooperation für die Entwicklung leistungsstarker SoCs
© Cadence

Leistungsfähige SoCs für Hyperscale Computing und 5G auf Basis von ARM-Plattformen sollen mit den EDA-Tools von Cadence schneller entwickelt werden können.

Cadence erweitert seine Zusammenarbeit mit ARM, um die Entwicklung von SoCs für die Bereiche Hyperscale-Computing und 5G zu unterstützen. Mit Hilfe von Cadence-Tools soll der Entwicklungsprozess für SoCs auf der Basis der neuen ARM-Plattformen Neoverse V1 und Neoverse N2 schneller werden.

Seine Digital- und Verifikations-Prozesse hat Cadence Design Systems für den Einsatz mit den neuen ARM-Plattformen Neoverse V1 und Neoverse N2 optimiert. Cadence liefert außerdem umfassende 5 nm und 7 nm RTL-to-GDS Digital Flow RAKs (Rapid Adoption Kits), um Entwickler bei der Optimierung der PPA-Ziele (Power, Performance and Area) zu unterstützen und die Produktivität zu verbessern.

Full Digital Flow und Rapid Adoption Kits

Der integrierte Digital Full Flow von Cadence hat sich bereits bei einer 5-nm-Implementierung von Neoverse V1 mit 4-GHz-Taktfrequenz bewährt und höchste Leistungsfähigkeit erreicht – eine Haupteigenschaft der Neoverse-Plattformen. Halbleiterhersteller, die mit fortschrittlichen Prozessgeometrien, arbeiten, einschließlich 3D-IC-Chiplets, können mit den neuen Cadence 5 nm und 7 nm RAKs Datencenter-CPUs der Server-Klasse effizienter implementieren und das Tapeout schneller erreichen. Die Cadence RTL-to-GDS RAKs basieren auf Genus Synthesis Solution, Modus DFT Software Solution, Innovus Implementation System, Quantus Extraction Solution, Tempus Timing Signoff Solution und ECO Option, Voltus IC Power Integrity Solution, Conformal Equivalence Checking und Conformal Low Power.

Der Digital Full Flow zeichnet sich durch einige wichtige Merkmale aus, welche die Realisierung von 5 nm und 7 nm Entwürfen der Server-Klasse beschleunigen:

  • Cadence iSpatial Technik, die einen integrierten, voraussagbaren Implementierungsprozess für ein schnelleres Design Closure zur Verfügung stellt.
  • Integrierte Tempus Timing und Voltus IR Analyse, die ein Timing Signoff und Optimierung unter Berücksichtigung der Power Integrität ermöglicht und dadurch eine Entwicklung zuverlässigerer Bauteile  gewährleistet.
  • Die Tempus ECO-Option erlaubt ein Signoff-genaues Final Design Closure durch eine Pfad-basierte Optimierung für optimale PPA-Ergebnisse.

Verification Full Flow und Engines

Zusätzlich zu dem bewährten 5 nm, 4 GHz Full Digital Flow von Cadence profitieren Unternehmen, die Arm Neoverse basierte SoCs entwickeln, von dem sehr hohen Verifikationsdurchsatz bei SoCs. Dies wird durch den Einsatz des Verification Full Flows von Cadence erreicht. Insbesondere wurde die Cadence System VIP Solution mit Checkern, Verifikationsplänen und Traffic-Generatoren erweitert, um Neoverse-basierte SoCs hinsichtlich Kohärenz, Performance und ARM-SystemReady-Konformität verifizieren zu können. Alle Verifikations-Engines von Cadence, die Xcelium Logic Simulation, Palladium Z1 Emulation, Protium X1 Prototyping und JasperGold Formal Verification umfassen, werden von diesen System-VIP-Erweiterungen genutzt, um einen umfassenden Verifikationsprozess für Neoverse basierte SoCs zu ermöglichen.

Der Cadence Full Digital Flow bietet SoC-Entwicklern einen schnellen Pfad zum Design Closure und eine bessere Voraussagbarkeit. Der Cadence Verification Full Flow besteht aus erstklassigen Engines, Verification Fabric Technologies und Tools, die den Verifikationsdurchsatz erhöhen.

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