imec
Auf dem Weg zur Industrialisierung von CFETs
Das imec ist überzeugt, dass CFETs (Complementary FETs) das Potential besitzen, nach den Nanosheets die nächste Transistorgeneration zu werden. Und die Aktivitäten sind vielfältig, um diese Transistorgeneration produktionsreif zu machen.
Derzeit findet in der Halbleiterindustrie der Wechsel von FinFETs zu Nanosheets statt, eine Transistorarchitektur, die dabei hilft, die Roadmap um mehrere Logiktechnologie-Generationen auszuweiten. Auf dem Weg dahin könnte noch die Forksheet-Architektur liegen, bei dem es sich um eine fortschrittliche Nanosheet-Architektur handelt, die das imec vor einigen Jahren vorgeschlagen hat. Der Vorteil von Forksheets: der Abstand zwischen benachbarten Transistoren kann verringert werden, was sowohl Skalierungs- als auch Leistungsvorteile im Vergleich zu herkömmlichen Nanosheets bietet. Das imec erwartet, dass gegen Ende des Jahrzehnts der CFET (Complementary FET) auf den Plan treten wird. Bei dieser Bausteinarchitektur werden nMOS- und pMOS-Transistoren übereinandergestapelt, so dass die Trennung zwischen n- und p-Transistoren zum ersten Mal nicht mehr von Betrachtungen zur Standardzellenhöhe abhängt. In Verbindung mit hochentwickelten Technologien zur Kontaktierung der Transistoren wird es mit CFET möglich sein, die Leiterbahnhöhen schrittweise von 5T auf 4T und noch weiter zu reduzieren und damit die Standardzellengröße erheblich zu verringern.
Aus prozesstechnischer Perspektive ist die Fertigung von CFETs angesichts der vertikal gestapelten nMOS-pMOS-Struktur eine echte Herausforderung, bei der wir uns noch im Frühstadium befinden, wenn es darum geht, den richtigen Weg zu finden. Es wurden bereits mehrere Varianten vorgeschlagen, darunter monolithische und sequentielle Prozesse. Bei einem sequentiellen Prozess werden die oberen Transistoren sequentiell prozessiert, nachdem eine flächendeckende Halbleiterschicht durch Wafer-Bonden auf die unteren Transistoren übertragen wurde. Bei der monolithischen Integration hingegen wird die vertikale Transistorarchitektur auf einem einzigen Substrat aufgebaut.
Monolithische CFETs: der schnellste Weg zur Realisierung eines CFET
Im Rahmen unseres Logikprogramms konzentrieren sich imec und seine Partner auf die monolithische CFET-Integration, da dieses Integrationsschema im Vergleich zu den bestehenden Nanosheet-Prozessen die geringsten Probleme mit sich bringt. Wir nehmen daher an, dass dies der schnellste Weg zur Einführung von CFETs in industrierelevanten Umfängen ist. Allerdings erfordert die vertikale Stapelung der Schichten, aus denen beide Bauelemente hergestellt werden, eine Strukturierung mit einem hohen Aspektverhältnis, eine selektive Abscheidung und Entfernung von Material und die Abscheidung hochwertiger (Epi-)Filme. Darüber hinaus müssen einige CFET-spezifische Prozessmodule eingeführt werden, um eine vertikale Isolierung im Gate- und Kontaktteil des Querschnitts zu ermöglichen.
Diese Herausforderungen gehen wir an, indem wir die monolithische CFET-Integration in verschiedene Teilprojekte mit allmählich steigender Integrationskomplexität aufteilen. Jedes Teilprojekt baut auf einem anderen Versuchsträger auf. Zunächst konzentrieren wir uns auf unipolare monolithische CFETs, bei denen n- und p-Transistoren auf unterschiedlichen Wafern verarbeitet werden. Die anderen Versuchsträger werden monolithische CMOS-CFET-Transistoren aufweisen, die auf demselben Wafer verarbeitet werden. Sie unterscheiden sich hauptsächlich in der Art und Weise, wie die CFETs kontaktiert werden, letztendlich besteht das Ziel hochentwickelte Middle-of-Line- (MOL) und Rückseiten-Konnektivitätsoptionen zu entwickeln. Für jedes der Testmodelle erforschen wir verschiedene Prozess- und Integrationsoptionen und wägen dabei Leistungs- und Flächenvorteile gegen die Komplexität ab. Die bei jedem Versuchsträger gewonnenen Erkenntnisse werden auf das nächste Modell übertragen.
Unipolare monolithische CFET-Demonstration mit 48-nm-Gate-Pitch
Auf der VLSI 2020 war imec der erste, der monolithische CFETs auf einem 300-mm-Wafer zeigen konnte, wenn auch mit einem »entspannten« Gate-Pitch (d.h. Contacted Poly Pitch (CPP)) von 90 nm. Auf der VLSI 2023 zeigte das imec unipolare CFETs, die durch monolithische Integration mit einem für die Industrie relevanten Gate-Pitch von 48 nm hergestellt wurden. Diese Studie wurde für die »VLSI Technology Symposium Highlights Session 2023« ausgewählt. Unsere funktionsfähigen Bauelemente zeigten sowohl für die unteren als auch die oberen Transistoren hervorragende Schalteigenschaften. Wir erforschen derzeit die unipolare monolithische CFET-Integration mit noch kleinerem Gate-Pitch.
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In dieser Studie werden die epitaktischen Source-Drain-Strukturen (Source-Drain-Epi) und Source-Drain-Kontakte entweder für die unteren oder die oberen Komponenten untersucht. Um das Aspektverhältnis zu begrenzen und die Entwicklung zu beschleunigen, wurde der aktive Teil der Struktur auf nur ein Nanosheet für den unteren und für den oberen Transistor begrenzt. Die Bedeutung dieser Arbeit liegt aber darin, dass wir zeigen konnten, dass das imec bei einem vertikalen Abstand von nur 30 nm zwischen den oberen und unteren Schichten einen Weg gefunden hat, beide Transistoren unabhängig voneinander zu kontaktieren. Dies ist ein wichtiger Schritt für die weitere Integration von CFETs in skalierbaren Dimensionen.
Monolithische CMOS-CFETs: schwierige Prozessschritte und Module
Zusätzlich arbeiten die Forscher vom imec weiterhin an der Demonstration von monolithischen CMOS-CFETs, ein für das Forschungsinstitut strategisches Projekt, das durch intensive Zusammenarbeit mit seinen Partnern ermöglicht wird. Anders als bei den unipolaren CFETs werden die gestapelten unteren p- und oberen n-Transistoren auf demselben Wafer implementiert und unabhängig voneinander kontaktiert. Darüber hinaus sollte der Integrationsfluss es ermöglichen, die Schwellenspannung (Vt) von zwei Transistoren, die sich ein gemeinsames Gate teilen, individuell festzulegen - das alles bei einem für die Industrie relevanten Gate-Abstand von 50 nm. Diese vertikale Architektur hat erhebliche Konsequenzen. Sie erfordert nicht nur die Entwicklung von drei neuen, CFET-spezifischen Prozessmodulen, sondern auch die Anpassung an die anderen Module im Prozessablauf, um sie an diese CFET-spezifischen Module anzupassen.
Ein erstes CFET-spezifisches Prozessmodul, das das imec als mittlere dielektrische Isolation (MDI) bezeichnet, ergibt sich aus der Notwendigkeit, eine vertikale dielektrische Isolation zwischen oberem und unterem Gate zu schaffen, um bei der Vt-Einstellung zwischen oberen und unteren Transistoren differenzieren zu können. Um dies zu ermöglichen, schlug das imec-Team einen vollkommen anderen Ansatz vor, der sich allerdings von Anfang an auf den Prozessablauf auswirkt: Der Si/SiGe-Stapel, der für den aktiven Teil des CFETs erzeugt wird, wird in einen höheren Si/SiGe1/SiGe2-Multilayer-Stack umgewandelt, wobei der Ge-Anteil für SiGe2 höher ist als für SiGe1. Während die SiGe1-Opferschichten durch Funktionsmetalle (WF) ersetzt werden, die das Vt festlegen, werden die Ge-reichen Opferschichten in das MDI-Dielektrikum umgewandelt, wodurch die n-p WF-Trennung im Gate entsteht. Der Stack ermöglicht die Bildung eines inneren Spacers auf der Ge-reduzierten Schicht im Stapel - eine kritische Nanosheet-spezifische Eigenschaft, die das Gate vom Source-Drain isoliert. Bei der Suche nach der effizientesten Methode, um Source-Drain im unteren Bereich mit zu integrieren, steht das neue MDI-Modul und die inneren Spacer bei diesem engen Pitch und für Geometrien mit hohem Aspektverhältnis derzeit im Mittelpunkt der Forschungs- und Entwicklungsarbeit beim imec.
Eine zweite vertikale Isolierung ist zwischen den Source-Drain-Kontaktmetallen der oberen und unteren Transistoren erforderlich. Es werden verschiedene Optionen untersucht, um untere und obere Kontakte zu realisieren und zu isolieren - tief zwischen zwei hohen Gates - und anschließend untere und obere Transistoren zu routen. Auf der VLSI 2023 wurde ein morphologischer Proof-of-Concept-Flow vorgestellt, der die Möglichkeit zur Herstellung eines gestapelten MOL demonstriert.
Und schließlich müssen wir den oberen Kanal kapseln, wenn wir das Source-Drain-Epi auf dem unteren Transistor aufwachsen lassen. Dadurch wird es möglich werden, unterschiedlich dotierte Epi-Schichten auf dem unteren und oberen Transistor zu züchten.
Eine Anbindung der CFETs von der Rückseite des Wafers
Längerfristig arbeitet das imec auch an verbesserten Integrationsmöglichkeiten, um die aktiven Elemente von der Rückseite zu kontaktieren. Die Entwicklungen sind durch die Notwendigkeit bedingt, die Standardzellenhöhen weiter zu reduzieren und Engpässe beim Routing im Back-End-of-Line auf der Vorderseite des Wafers zu vermeiden.
Die Kontaktierung auf der Rückseite des Wafers benötigt allerdings zusätzliche Prozessschritte, einschließlich Wafer-Bonding und Substratausdünnung auf der Rückseite. Diese Schritte erfordern eine sehr genaue Ausrichtung der Schichten auf der Rückseite zu den bereits vorhandenen kleinen Strukturen auf der Vorderseite. Dies ist umso schwieriger, als dass der Wafer sich während des Bondens verformt, was den Einsatz spezieller Litho-Overlay-Korrekturmethoden erforderlich macht. Darüber hinaus ist ein zusätzliches Prozessmodul erforderlich, um eine angemessene Isolierung zwischen »Metal 1« auf der Rückseite und dem aktiven Nanosheet-Teil des CFET-Bausteins zu gewährleisten.
Entwicklung von CFET: Eine industrielle Kooperation
Seit das imec mit der CFET-Entwicklung begonnen hat, hat sich die Zusammenarbeit mit den Partnern auf der Equipment-Seite verstärkt. Einerseits wollen diese Unternehmen natürlich bereits in einem sehr frühen Stadium der Entwicklung einbezogen werden, denn nur so können sie herausfinden, wo und wie ihre Systeme, Prozesse und Materialien in die Roadmap passen könnten. Sie wollen aber auch den Kontext verstehen, in dem ihre Produkte eingesetzt werden müssen, um ein Verständnis für Wechselwirkungen im vor- und nachgelagerten Bereich des Prozesses zu bekommen. Das imec nimmt bei der Versorgung dieser Unternehmen mit Wafern, die CFET-relevante Topologien und Geometrien aufweisen, eine Schlüsselposition ein. Solches Material steht den Equipment-/Materiallieferanten typischerweise nicht ohne Weiteres zur Verfügung, zumindest nicht bevor die Entwicklung bei den IDMs beginnt. Aber auch das imec hat durchaus Vorteile durch diese Kooperationen, denn durch die Zusammenarbeit mit den Tool-Anbietern kann das Forschungsinstitut auf die modernsten Technologien seiner Partner zurückgreifen.
Zugleich sind die Partner des »Logic Core Programms« daran interessiert, die wichtigsten Probleme und potenziellen Hindernisse zu identifizieren, die auftreten, wenn die verschiedenen Prozessvarianten evaluiert werden. Wenn die Partner bereits in einem frühen Stadium verstehen, was Hardware und Prozesse ermöglichen, können sie sich einen Vorsprung verschaffen, wenn sie ihrerseits in die Forschung und Entwicklung einsteigen.
Die Autoren
Steven Demuynck machte 1994 seinen Master und promovierte im Jahr 2000 in Physik, beides an der KU Leuven,. Er kam 2001 zu imec, wo er derzeit wissenschaftlicher Direktor ist. In dieser Funktion leitet er die Integrationsbemühungen, die darauf abzielen, funktionale monolithische CMOS-CFET auf Sigma2 zu demonstrieren.
Anne Vandooren erwarb 1996 ihren Master in Elektrotechnik an der Université Catholique de Louvain (UCL) in Belgien und 2000 ihren Doktortitel in Elektrotechnik an der University of California, Davis. Von 2000 bis 2007 war sie Senior Researcher bei Motorola/Freescale und arbeitete an der Integration von FDSOI- und FinFET-Technologien. Im Jahr 2007 kam sie zum imec, wo sie als leitende Angestellte im technischen Bereich ist. In dieser Funktion konzentriert sie sich auf die Entwicklung neuartiger CFET-Architekturen, einschließlich monolithischer und sequentieller Ansätze sowie der Backside Connection.
Hans Mertens erwarb einen Master in angewandter Physik an der Technischen Universität Eindhoven (2002) und einen Doktortitel in Physik an der Universität Utrecht (2007). Von 2007 bis 2012 war er leitender Wissenschaftler bei NXP Semiconductors und arbeitete an SiGe-Heterojunction-Bipolartransistoren für HF-Anwendungen. Im Jahr 2012 kam er zum imec, wo er leitender technischer Angestellter ist. In dieser Funktion konzentriert er sich auf die Erforschung neuer Integrationslösungen für fortschrittliche CMOS-Transistorarchitekturen, einschließlich CFETs.
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