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Fan-out-Panel-Level-Packaging

Ohne Advanced Packaging keine europäische Souveränität

2. Juli 2023, 14:00 Uhr | Heinz Arnold

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Fortsetzung des Artikels von Teil 1

Optimierung der Geometrien

Heute spricht alles von Industrie 4.0 und digitalen Zwillingen und KI – könnte das nicht helfen, die Prozesse zu optimieren?

Die Einflussfaktoren, die zur Verwölbung führen, sind außerordentlich komplex. Wir können noch nicht alles beschreiben – wenn das gelänge, wäre ein großer Schritt getan. Digitale Zwillinge und KI wird uns da sicherlich auch zukünftig helfen. Das sind auch Themen, mit denen wir uns aktuell beschäftigen.

Sie haben eben davon gesprochen, die Geometrien zu optimieren. Was ist damit gemeint?

Wir haben beispielsweise festgestellt, dass der Rand um das Panel, der für das Handling durch die Prozessschritte erforderlich ist, einen großen Einfluss auf die Verwölbung hat. Das kommt unter anderem daher, dass dort keine Chips eingebettet sind. Verkleinert man die Breite des Rands und setzt Dummy-Chips darauf, dann reduziert sich die Verwölbung.

Für den Einsatz im HF-Umfeld wie 5G und 6G oder Radar werden bevorzugt Chips aus III-V-Halbleitern eingesetzt. Beschäftigen Sie sich auch damit und unterscheiden diese ICs sich in ihrem Verhalten von denen aus Silizium?

Wir haben aktuell auch einige Projekte, wo es um III-V-Halbleiter geht. Hier entwickeln wir die FOWLP-Technologie weiter. Chips aus GaAs oder GaN im Gegensatz zu typischen Si-Chips sind immer sehr dünn, im Bereich von 100 bis 120 µm. Die Materialien sind sehr spröde, und außerdem gibt es in HF-Komponenten oft Luftbrücken, was sie zusätzlich fragil macht. Schließlich sind sie oft mit Goldmetallisierungen versehen, worauf die Polymere schlechter haften als auf Kupfer. Das sind alles zusätzliche Herausforderungen.

Lohnt sich der Aufwand dafür überhaupt?

Das FOWLP bietet speziell für Hochfrequenzanwendungen große Vorteile. Denn dann kommt es darauf an, dass die Verdrahtungswege möglichst kurz sind und dass passive Komponenten sehr eng eingebunden werden können. Außerdem lassen sich so auch Antennen integrieren, was sehr wichtig ist. Für Radaranwendungen haben wir sogar 3D-strukturierte Antennen direkt auf die Packages aufgebracht, ähnlich wie bei 3D-MID.

Das alles zeigt, dass die Back-End-Prozesse sehr viel näher an die Front-End-Prozesse heranrücken. Das ist nicht nur für die Fertigung von Chips wichtig, die in hohen Stückzahlen in Consumer-Produkten Einsatz finden, sondern auch für HF-Chips, für Sensoren, für KI-Chips und HPC. Deshalb ist es so bedeutend, nicht nur die Wafer in Front-End-Prozessen in Fabs in Europa fertigen zu können, sondern auch für das Advanced Packaging wie Fan-out-Prozesse die entsprechenden Produktionen in Europa aufzubauen.

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Das ist Fan-out-Panel-Level-Packaging
Mithilfe der sogenannten Fan-out-Techniken werden die aus dem Wafer vereinzelten Chips in einem Kunstwafer aus Polymer oder einem Kunst-Panel aus Polymer in einem gewissen Abstand voneinander eingebunden, um dass im Verbund die Packaging-Prozesse zu durchlaufen, so wie die Dies im Wafer-Verbund. Weil nicht jedes Die die Prozessschritte für das Packaging einzeln durchlaufen muss, sondern viele Packages im Verbund parallel produziert werden, reduziert das die Fertigungskosten. Fan-out-Wafer-Level-Packaging ist heute bereits verbreitet, das Fan-out-Panel-Level-Packaging (FO-PLP) steht noch relativ am Anfang. Es hat aber mehrere Vorteile: Erstens verspricht die Fertigung auf den großen Panels gegenüber der Wafer-Ebene die Kosten noch einmal um rund 30 Prozent zu reduzieren. Unter anderem liegt das daran, dass eine bessere Flächenausnutzung besteht, Material gespart wird und mehr Packages parallel gefertigt werden können. Zusätzlich entsteht weniger Abfall, denn auf den rechteckigen Paneelen geht kaum Material verloren. Das verbessert auch die CO2-Bilanz und weist den Weg in Richtung CO2-neutraler Halbleiterfertigung – ebenfalls ein wichtiger Faktor.

Allerdings gibt es noch viele Herausforderungen zu überwinden. Weil die Chips und das Polymer sich unter dem Einfluss der teils hohen Temperaturen während der Prozessschritte unterschiedlich stark ausdehnen, entstehen mechanische Spannungen in den Panels, die sich daraufhin verwölben. Diese verändert sich auch weiter mit jeder applizierten Umverdrahtungslage. Dieser Verwölbung (Warpage) entgegenzuwirken ist außerordentlich schwierig. Außerdem verschieben sich die Dies gegeneinander im Material. Diesem auch »Die Shift« genannten Effekt entgegenzuwirken ist ebenfalls sehr aufwendig und erfordert viele Messungen und komplexe Software. Weil dies von Einflussfaktoren aus allen Prozessschritten sowie den Eigenschaften der Materialien abhängt, war es so interessant, dass Unternehmen quer durch die gesamte Wertschöpfungskette am PLC 2.0 teilgenommen haben, von den Materialherstellern über die Hersteller der Bestückmaschinen, der Lithografiesysteme bis zu den Herstellern der Sputter- und Galvanik-Anlagen.

Diese Firmen haben an PLC 2.0 teilgenommen: Ajinomoto Fine-Techno, Amkor Technology, ASM Pacific Technology, AT&S Austria Technologie & Systemtechnik, Atotech, BASF, Corning Research & Development, Dupont, Evatec, Fujifilm Electronic Materials U.S.A., Intel, Meltex, Nagase ChemteX, Rena Technologies, Schmoll Maschinen, Showa Denko Materials (ehemals Hitachi Chemical Company) und Semsysco.