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Fan-out-Panel-Level-Packaging

Ohne Advanced Packaging keine europäische Souveränität

2. Juli 2023, 14:00 Uhr | Heinz Arnold

Dr. Tanja Braun, Fraunhofer IZM: »Ich bin überzeugt, dass die Kompetenzen in Europa für den Aufbau von Back-End-Fertigungen und insbesondere auch für die Fan-out-Techniken vorhanden sind – aber wir müssten das im Rahmen des European Chips Act kommerziell umsetzen.«

Warum es für die europäische Souveränität wichtig ist, vor Ort nicht nur ICs, sondern auch Produktionsanlagen für das Advanced Packaging aufzubauen, erklärt Dr. Tanja Braun, Gruppenleitern am Fraunhofer IZM, im Interview.

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Martk&Technik: Fan-out-Wafer- und Fan-out-Panel-Level-Packaging sind in Asien bereits verbreitet, vor allem weil die wirtschaftlichen Vorteile dieser Verfahren erst bei sehr hohen Stückzahlen durchschlagen. In Europa passiert bisher fast nur im akademischen Bereich etwas. Könnte sich das im Rahmen des European Chips Act ändern?

Dr. Tanja Braun: In Asien treiben Firmen wie ASE, Nepes, Powertech, Samsung und TSMC diese Packaging-Technologien voran. Anzumerken ist dabei, dass es mit Amkor in Portugal auch einen Anbieter für große Stückzahlen in Europa gibt. Es wäre aber sicher eine gute Idee, die Fan-out-Verfahren in Europa für die Produktion mittlerer Stückzahlen voranzutreiben. Sie bieten eben auch für die Chips, die die europäischen Halbleiterhersteller bevorzugt fertigen und in denen sie weltweit führend sind, wie HF-Chips für die Kommunikation und Radaranwendungen, große Vorteile, und es wäre günstig, dafür auch die Packaging-Verfahren in Europas Produktion zu nutzen.

Ohne diese Techniken wäre es nicht möglich, die Souveränität zu erlangen, die die EU auf Gebieten wie der Infrastruktur, in der Automobilindustrie und der industriellen Fertigung im Allgemeinen erreichen will – auch wenn die Front-End-Fertigung dieser ICs in europäischen Fabs geschieht. Deshalb versuchen wir klarzumachen, wie wichtig das Packaging dafür ist.

Ohne das Back-End wird die Souveränität also nicht zu realisieren sein. In Europa sind auf diesem Gebiet allerdings wenig Kompetenzen vorhanden – das müsste dann mehr oder weniger aus dem Nichts aufgebaut werden.

Die bekannten europäischen Forschungseinrichtungen – neben den Fraunhofer-Gesellschaften auch das Imec oder das LETI – beschäftigen sich mit dem Thema schon seit einigen Jahren und erzielen auch gute Ergebnisse in den einzelnen Projekten. Durch gemeinsame Projekte mit einigen europäischen Halbleiterherstellern wissen wir, dass auch sie sich bereits mit den Technologien beschäftigen und Kompetenzen aufbauen sowie sich mit uns austauschen. Ich bin überzeugt, dass die Kompetenzen in Europa vorhanden sind – aber wir alle gemeinsam, Forschung und Industrie, müssen das jetzt umsetzen. Und immerhin ist Infineon mit dem eWLB einer der Erfinder des Fan-out-Wafer-Level-Packaging.

Was es bisher in Europa gab, war das Panel Level Packaging Consortium 1.0, kurz: PLC 1.0, von 2016 bis 2019 und das PLC 2.0 von 2020, das kürzlich abgeschlossen wurde. An der Gründung der beiden Konsortien war das Fraunhofer IZM federführend beteiligt, hier steht auch die Produktionslinie für die Fan-out-Packaging-Techniken. Welche Ergebnisse hat PLC 2.0 gebracht?

Das PLC 2.0 konzentrierte sich auf das Die-Placement, das Mold-Embedding sowie die Umverdrahtungstechnologie auf einer Panel-Größe von 18 Zoll × 24 Zoll bzw. 610 × 457 mm2. Wir wollten die Grenzen dieser Techniken kennenlernen und unter anderem untersuchen, wie weit sich die Linienbreiten und die Abstände (Space) in der Feinleitungsverdrahtung für die Redistribution-Layer nach unten treiben lassen. Im PLC 1.0 sind wir auf 10 µm Linien- und Space-Breiten gekommen; jetzt haben wir auf unserer Fertigungslinie untersucht, was uns erwartet, wenn wir bis zu 1 µm auf großen Formaten vorstoßen. Außerdem wollten wir die Verwölbung der Panels besser verstehen und Wege finden, wie sie sich über die geeignete Materialauswahl und Geometrie- und Prozessoptimierung in den Griff bekommen lässt.

Die Verwölbung entsteht während der Prozessschritte, weil die Temperaturausdehnungskoeffizienten der Silizium-Chips und des verwendeten Polymers für die Einbettung, aus dem das Panel besteht, sehr unterschiedlich sind. Das war von Anfang an ein großes Problem sowohl für Fan-out-Wafer-Level- als auch besonders für die größeren Fan-out-Panel-Level-Verfahren. Was lässt sich dagegen tun?

Das Problem der Verwölbung zieht sich durch alle Bereiche, wo Komponenten aus verschiedenen Materialien mit unterschiedlichen Temperaturausdehnungskoeffizienten kombiniert werden müssen, ob auf dem Wafer- oder dem Panel-Level oder auch wenn aktive oder passive Bauelemente in die Leiterplatte integriert werden sollen, womit wir uns ebenfalls auf dieser Linie beschäftigen. Wir haben im Rahmen von PLC 2.0 neue Materialien untersucht und Prozess optimiert und damit gelernt, die Effekte besser zu verstehen, die während des Packaging entstehen. Zusätzlich zu den technischen Fragen haben wir uns aber auch damit beschäftigt, wie sich die unterschiedlichen Materialien und Prozesstechniken auf die Kosten und Nachhaltigkeit auswirken.