ISSCC 2023

Die Energieeffizienz ist das größte Problem

7. März 2023, 9:35 Uhr | Iris Stroh

Dr. Lisa Su, Vorsitzende und CEO von AMD, betont in ihrer Eröffnungsrede zur diesjährigen ISSCC, dass Innovationen auf vielen Ebenen notwendig sind, um Zettascale-Rechner zu bauen. Denn würde die Entwicklung so weitergehen wie bisher, würde solch ein Rechner 500 MW brauchen – nicht praktikabel.

»In den letzten zwei Dekaden konnte die Industrie die Rechenleistung sowohl von CPUs als auch von GPUs alle zwei bis zweieinhalb Jahr verdoppeln, und das, obwohl die Fortschritte, die mit Moore’s Law erreicht werden können, kleiner ausfallen«, so Su (AMD) weiter. Innovationen auf der Architekturseite, größere Die-Flächen oder auch Verbesserungen in der Gehäusetechnik halfen weiter. Klingt gut, das Problem ist aber, dass die Leistungsaufnahme gestiegen ist.

Dieser Punkt spielt insbesondere im HPC-Segment (High Performance Computing) eine wichtige Rolle. Hier konnte die Rechenleistung (GFLOPS) laut Su sogar fast jährlich (1,2 Jahre) um den Faktor 2 gesteigert werden, sprich die Systemebene konnten höhere Fortschritte als auf der Komponentenseite erzielt werden. Dementsprechend sind mittlerweile auch Exascale-Rechner im Einsatz. Su erklärt, dass AMD vor kurzem zusammen mit einem Partner einen Exascale-Computer ausgeliefert hat. Dieser Rechner hat natürlich seinen Preis, aber aus Sus Sicht zeigt er, was möglich ist. Wird die Entwicklungsgeschwindigkeit gehalten, »sind in zehn Jahren Zettascale-Computer möglich«, so Su.

Zurück zur Energieeffizienz, denn sie könnte für Zettascale-Rechnern zum k.o.-Kriterium werden. Laut Su fällt die Verbesserungsrate in Hinblick auf die Energieeffizienz weniger als halb so groß aus wie die Leistungssteigerung bei HPC-Computern. Ein Exascale-Computer benötigt heute 21 MW, werden keine größeren Fortschritte hinsichtlich der Energieeffizienz erreicht, käme ein Zettascale-Computer auf 500 MW (ein Atomkraftwerk kommt auf eine Leistung von 1 GW). »Das ist schlichtweg nicht praktikabel.« so Su weiter, folglich hat »die Energieeffizienz in der nächsten Dekade höchste Priorität«.

Um die Energieeffizienz zu steigern, sieht Su drei Bereiche, in denen die Industrie besonders aktiv werden muss:

Reduzierung der Leistungsaufnahme bei den eigentlichen Rechenoperationen (Energie pro Operation)
Reduzierung der Leistungsaufnahme beim Speicherzugriff und beim eigentlichen Speichern (Energy pro Speicher-Bit)
Reduzierung der Leistungsaufnahme für die Kommunikation nach außen (Energie pro Kommunikations-Bit).

Das heißt aus ihrer Sicht, dass Moore's Law zwar weiterhin wichtig ist, darüber hinaus aber auch andere Bereiche an Bedeutung hinzugewinnen. Dazu zählen beispielsweise Gehäusetechnologien, einschließlich weiterer Innovationen im Bereich der Chiplets. Aber auch neue Prozessorarchitekturen und Techniken, die helfen, den Speicher näher an die Recheneinheiten zu bringen, seien entscheidend. Su: »Wir müssen auch den Kommunikations-Overhead durch Innovationen im Systemdesign und effizientere On-Package- und Off-Package-Kommunikation reduzieren. Außerdem ist es wichtig, dass wir künstliche Intelligenz verstärkt in jedem Aspekt des Designs und des Systems nutzen.«

Prozess- und Gehäusetechnologien

Die Skalierung gemäß Moore’s Law muss weitergehen, denn sie ist seit eh und je eine Schlüsselkomponente für die Steigerung der Recheneffizienz: Mit der Verkleinerung der Strukturen benötigt ein Logikgatter weniger Energie pro Operation. Aber hier werden Grenzen erreicht, denn laut Su steigt mit der Einführung der 7-nm-Technologie die Dichte nicht mehr so schnell an wie früher. Und mit dem 5-nm-Knoten wiederum flacht die Kurve in Hinblick auf die Steigerung der Energieeffizienz ebenfalls ab. Plus der bekannten Tatsache, dass mit kleineren Prozessgeometrien aufgrund steigender Prozesskomplexität die Kosten pro mm2 mit jeder aufeinanderfolgenden Prozessgeneration erheblich gestiegen sind und das gilt für größere Die-Flächen (350 mm²) noch viel stärker als für kleinere (100 mm²).

Um das Kostenproblem in den Griff zu bekommen, setzt AMD auf modulare Chiplet-Architekturen. Denn damit ist es möglich, die fortschrittlichsten Knoten nur für die rechenintensivsten Einheiten zu verwenden, die daraus den größten Nutzen ziehen, während weniger fortschrittliche Knoten für IO und andere Funktionen verwendet werden können.

Deshalb fordert Su auch, dass die Chiplet-Architekturen in den nächsten zehn Jahren weiterentwickelt werden müssen. Hier verweist sie insbesondere auf den Bereich der Die-to-Die-Verbindung, denn hier falle die Leistungsaufnahme aufgrund der ständig steigenden Bandbreite zwischen den Chiplets immer höher aus. 2D- und 2,5D-Ansätze ermöglichen eine Verbesserung in Hinblick auf Größe und Leistungsaufnahme, Su ist aber überzeugt, dass die Zukunft in 3D-Chiplets liegt. »Diese Technik steht erst am Anfang, aber sie bietet tolle Möglichkeiten.«, so Su. Der MI300 von AMD ist für sie ein Beispiel, dass dieser 3D-Ansatz Vorteile hat. Beim MI300 hat AMD CPUs, GPUs und HBM kombiniert und laut Su im Vergleich zum Vorgänger (MI250) eine 5mal so hohe KI-Performance/W und eine 8x so hohe Gesamtleistung, wenn es um KI-Training geht, erreicht. Darüber hinaus hat dieser Ansatz es ermöglicht, einen Unified Memory zu implementieren, was ebenfalls deutlich effizienter ist. Um der 3D-Technik zu einem breiteren Einsatz zu verhelfen, müssen ihrer Aussage aber noch einige Probleme, beispielsweise in Hinblick auf die thermischen Herausforderungen oder Testmöglichkeiten, gelöst werden.