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Neue Speicher-IC-Testmethode

Die Invest-Kosten für den Test fallen massiv

13. Januar 2023, 10:12 Uhr | Heinz Arnold

Peter Pöchmüller, CEO der Neumonda-Gruppe: »Wir testen nicht im herkömmlichen Sinne, sondern wir monitoren die Speicher-ICs unter realen, anwendungsnahen Bedingungen, um mit viel höherer Wahrscheinlichkeit als bisher prognostizieren zu können, dass sie im jeweiligen Zielsystem stabil und robust funktionieren – das kann sonst keiner, das ist einzigartig.«

»Gemessen an den heutigen Testgeräten können die Invest-Kosten für den Test von Speicher-ICs und -Modulen mit unserer revolutionären Methode um mehrere Größenordnungen fallen«, sagt Peter Pöchmüller, CEO der Neumonda-Gruppe.

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Der Prototyp von Neumonda Technology funktioniert bereits wie vorgesehen. Ein 10 kg schweres Test-Board kann 10 t herkömmlicher Tester ersetzen, aus drei Test-Systemen wird eins, statt 10 Mio. Dollar kostet das neue System nur 10.000 Dollar. Das eröffnet völlig neue Möglichkeiten: Weil die Testkosten so dramatisch sinken, kann viel länger getestet werden, die Qualität des Tests steigt schon deshalb signifikant. Zudem lassen sich viel kleinere Stückzahlen kosteneffektiv testen. Darüber hinaus erniedrigt sich auch die ökologische Bilanz, weil durchaus mit um den Faktor 1000 geringeren Energiekosten gerechnet wird.

»Außerdem werden im traditionellen Speicher-IC-Test viele Parameter getestet, die für die Praxis völlig irrelevant sind. Wir dagegen testen nicht im herkömmlichen Sinne, sondern wir monitoren die Speicher-ICs unter realen, anwendungsnahen Bedingungen, um mit viel höherer Wahrscheinlichkeit als bisher prognostizieren zu können, dass sie im jeweiligen Zielsystem stabil funktionieren – das kann sonst keiner, das ist einzigartig«, sagt Peter Pöchmüller. Zur Neumonda-Gruppe gehören der Speicherkomponenten- und Modulhersteller Intelligent Memory, die auf den Vertrieb von Speicher-Produkten spezialisierte Memphis Electronic sowie Neumonda Technologies, die sich auf die Entwicklung des Test-IP für Speicherprodukte konzentriert. Mit einem vollständig ausgetesteten Produkt rechnet Peter Pöchmüller für Ende 2024; »dann steigen wir in die Vermarktung ein«.

Um zu verstehen, was hinter dem vollkommen neuen Konzept steckt, ein kurzer Blick darauf, wo die Herausforderungen des Tests für Speicher-ICs liegen und wie er bisher funktioniert. Als Beispiele soll der Test von DRAMs dienen, auf deren Test auch der erste Prototyp von Neumonda Technology abzielt. Dazu sind drei getrennte Einzeltests erforderlich, die jeweils ihre eigenen, sehr teuren Maschinen erfordern:

Der Burn-in-Test, in dem die DRAMs durch hohe Temperaturen und hohe Spannungen einem künstlichen Alterungsprozess unterworfen werden. Zehn Stunden Testzeit entsprechen dann ungefähr einer Alterung um ein Jahr.
Der Array-Test, in dem alle Zellen des DRAMs getestet werden.
Der Speed-Test, in dem die Timings und die Logik getestet werden.

Im Array-Test werden auf einem professionellen Tester meist 512 DRAMs parallel bei jeweils ungefähr 300 MHz Taktfrequenz geprüft, wobei jeweils nur ein I/O pro DRAM angeschlossen ist. Das ist sehr weit weg von den realen Einsatzbedingungen beispielsweise eines DDR4-DRAMs, der bis 2 GHz getaktet wird. Eine Testzeit von 20 bis 30 Minuten ist dazu erforderlich. »Das ist eine vollkommen künstliche Umgebung ohne Noise«, sagt Peter Pöchmüller. »Was aber zählen sollte, ist doch die Kundenumgebung und ob die DRAMs dort robust laufen.«

Besonders teuer ist heute der Speed-Test, in dem die Parameter mit hoher Genauigkeit getestet werden, wie beispielsweise die TAC auf ±250 ps – nur um sicherzustellen, dass die Spezifikationen des Standards eingehalten werden. Weil dieser Test so teuer ist, spendieren die Speicher-IC-Hersteller dafür meist nur 60 s pro DRAM. Allerdings sind diese Parameter in der Praxis irrelevant, sie sagen gar nichts drüber aus, ob die Speicher in ihrer jeweiligen Anwendung stabil funktionieren werden oder nicht.

»Deshalb lassen wir diesen Teil von vorneherein weg«, so Peter Pöchmüller. »Wir gehen einen anderen Weg, wir drehen sozusagen alles um. Wir testen Module und Einzelkomponenten an einem ‚schmutzigen’ Bus zum Controller, der den Speicherbus steuert. Wir versuchen erst gar nicht, künstliche saubere Testumgebungen aufzubauen, die mit dem Einsatz der DRAMs in der Praxis nichts zu tun haben.« Es käme eben nicht darauf an, die Störungen herauszuhalten, sondern im Gegenteil, die Störungen, die in der Praxis auftauchen können – darunter Übersprechen, Spannungseinbrüche und schlechtes Management der Kapazitäten, die in den üblichen Testern nicht vorkommen –, in den Test einzubringen.

»Beispielsweise einen Jitter, der das vorliegende Datenauge weiter reduziert und zusätzliche Robustheit für eine nicht ideale Kundenumgebung bereitstellt. Dann fällt ein DRAM plötzlich auch im Test wie in der realen Applikation aus, obwohl er nach Spezifikation fehlerfrei ist. Solche Tests sind heute nicht möglich, weil die Tester entweder die nötige Funktionalität nicht bereitstellen oder aus Kosten- und Zeitgründen lang laufende Tests schlicht nicht möglich sind.«

Auch der Burn-in-Test sollte möglichst schnell über die Bühne gehen. Dabei tauchen viele Fehler erst nach einer längeren Zeit auf als nach den zwei bis sechs Stunden, die die Speicher-IC-Hersteller dafür meist spendieren. Wenn beispielsweise ein IC wegen kleiner Prozessfehler zu viele der gefürchteten Metall-Ionen abbekommen hat, dann kann es viele Stunden dauern, bis die Ionen-Wanderung sich durch einen Fehler im DRAM bemerkbar macht. Diese Fehler sind sehr unangenehm, weil transient – sogenannte Variable Retention Time – und nach Sekunden, Minuten, Stunden oder Tagen arbeitet das DRAM wieder fehlerfrei, wenn sich das Ion weiterbewegt hat.

Falls der Fehler gefunden wird – was in einem zwanzigminütigen Test kaum möglich ist –, weiß der Hersteller, dass in diesem Los etwas nicht ganz in Ordnung war und dieses Wafer-Los zu stark mit Metall-Ionen kontaminiert wurde. Dann werden diese DRAMs nur noch für Einsatzfälle verwendet, in denen es nicht darauf ankommt, wenn mal eine Zelle fehlerhaft gelesen wird, etwa in Grafik- oder Voice-Applikationen. In Servern dürften sie eigentlich keine Verwendung finden – wenn der Speicherhersteller die Fehler eben vorher schon gemessen hätte. »Dagegen können wir den Test mit unserer kostengünstigen Methode über zwölf Stunden oder sogar Tage laufen lassen – das erhöht die Wahrscheinlichkeit beträchtlich, fehlerhafte ICs zu finden, sodass sie gar nicht erst in anspruchsvolle Geräte eingebaut werden.« Das ist wichtig, denn es gibt für die Anwender der Speicher-ICs nichts Schlimmeres, als wenn nach ein bis zwei Jahren die Ausfallraten im Feld plötzlich steigen. Dann wird es teuer.

»Dass der Prototyp jetzt wie vorgesehen funktioniert, ist ein entscheidender Schritt für Neumonda. Wir haben den Speicherkanal unter Kontrolle, wir können ihn programmieren und so auch die Kundenapplikation darstellen«, freut sich Herr Pöchmüller. Der Rest sei nur noch Arbeit, die erforderliche Technik existiere und sei finanzierbar.

Der Prototyp besteht aus einer Leiterplatte, Peter Pöchmüller nennt sie Kachel. Das Herz dieser Kachel bildet heute ein FPGA, das die Speicherkanäle treibt. Vom FPGA aus nach links und rechts verlaufen die beiden Speicherkanäle. Das Device-under-Test Board (DUT) ersetzt die in heutigen Testern üblichen High Fidelity Tester Access Fixtures (HIFIX) und Change Kits für die Handler, die alleine schon mit 50.000 bis 250.000 Dollar pro Stück zu Buche schlagen. Pro Kachel werden einfach zwei DUTs aufgesteckt, eine links und eine rechts. Peter Pöchmüller: »Wir können die neu zu testenden Versionen einfach in den Sockel stecken; der gesamte bisherige Aufwand für die teure Feinmechanik und die Umrüstzeiten fallen weg. Anpassungen auf neue Produkte können mit einem Bruchteil der Zeit und Kosten erfolgen.«

Vier Speichermodule oder 4 × 8 DRAMs in x8-Konfiguration können über eine Kachel geprüft werden, sodass 32 Memory-Module parallel getestet werden können. Sechs Kacheln zusammengeschraubt werden dann ein vollständiges Testsystem ergeben.
Der nächste Schritt besteht nun darin, bis Mitte 2023 ein komplettes System aus sechs Kacheln für den Test von DDR3-DRAMs zu entwickeln, sowie die nötige Infrastruktur zur automatischen Be- und Entladung. Ende 2023 soll das System für DDR4-Typen folgen. Dazu entwickelt Neumonda zwei ASICs, um die FPGAs zu entlasten. Denn für den Test der DDR4- und zukünftigen DDR5-Typen sind sie zu langsam. Weil die ASICs die Frequenz hochmultiplizieren, müssen die FPGAs dann nur noch mit einem Viertel der Taktfrequenz der DRAMs laufen, was ausreichend ist.