APEC 2018 / Seminar GaN-Bauteile richtig einsetzen

Auf der APEC präsentierte EPC ein Seminar zum Thema »Maximieren der Performance von GaN-FETs und -ICs«.
Auf der APEC präsentierte EPC ein Seminar zum Thema »Maximieren der Performance von GaN-FETs und -ICs«.

Auf der APEC hat der GaN-Pionier EPC ein Seminar zum Thema »Maximieren der Performance von GaN-FETs und -ICs« gehalten. Dort zeigten Alex Lidow und seine Mitstreiter, worauf es beim Design mit GaN ankommt.

Zu Beginn des Seminars ging Alex Lidow, CEO von EPC, auf die wesentlichen Vorteile von Transistoren aus Galliumnitrid gegenüber Silizium-MOSFETs ein. Die für das Jahr 2020 anvisierte Bauteilgeneration Gen7 ist immer noch 80-mal vom theoretischen Limit entfernt, aber ein Einzelbauteil lässt sich nicht 80-mal kleiner machen. Das geht physikalisch nicht. Daher sieht EPC die Zukunft in der Integration – im ersten Schritt Treiber und Schutzbeschaltungen.

Durch diese Integration lassen sich einige der Herausforderungen hinsichtlich Parasitäten und Robustheit lösen, wie David Reusch von EPC im nächsten Teil ausführte. Er präsentierte einige Best Practices zum Thema Leiterplatten-Layout für Schaltungen mit GaN-Transistoren. Der erste Beitrag zu den Parasitics stellt das Transistorgehäuse dar. Da GaN-HEMTs laterale Bauteile sind und daher alle drei Anschlüsse auf derselben Seite sind, verzichtet EPC komplett auf Gehäuse, sondern bietet nur Flip-Chips. Der zweite Beitrag zu den Parasitics, den David Reusch betrachtete, kommt vom Platinenlayout. Dafür präsentierte er ein optimiertes Layout.

Ein weiter Aspekt, den David Reusch ansprach, war das Überschwingen der Gate-Treiber-Spannung. Er präsentierte verschiedene Lösungen und arbeitete heraus, welche Lösung für welchen Anwendungsfall die beste ist. Ein optimiertes Platinenlayout und Minimierung der Totzeit sind essenziell, weswegen Reusch den Einsatz von dedizierten Treiber-ICs für GaN-HEMTs empfahl. Um das Überschwingen der Gate-Treiber-Spannung eignen sich seiner Meinung nach für niedrige Arbeitsspannungen bis 50 V Schottky-Dioden, für höhere Spannungen und höhere Schaltfrequenzen synchrones Bootstrapping und für ganz einfache Lösungen Zener-Dioden.

Auf einen Punkt, den viele Anwender immer noch nicht richtig verstehen, sind die Schaltverluste bei GaN-FETs. Darauf ging John Glaser von EPC im nächsten Teil des Seminars ein. Ein wesentlicher Teil der Schaltverluste gehen auf die Totzeit zurück. Dabei spielen die Vorwärtsspannung der parasitären Body-Diode (sowohl beim Silizium-MOSFET als auch beim GaN-HEMT) eine Rolle als auch die Rückwärtserholverluste (nur beim Silizium-MOSFET)

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GaN-Bauteile richtig einsetzen

Auf der APEC hat der GaN-Pionier EPC ein Seminar zum Thema »Maximieren der Performance von GaN-FETs und -ICs« gehalten. Dort zeigten Alex Lidow und seine Mitstreiter, worauf es beim Design mit GaN ankommt.

Nach der Pause gingen die Redner auf einige Anwendungen für GaN-Transistoren ein – Lidar, Wireless Power, Multiphase- und Multilevel-Wandler. So lassen sich mit Switched-Capacitor/Multilevel-Wandler die Induktivitäten um den Faktor 4 verkleinern. Auch der Wirkungsgrad steigt signifikant.

Den nächsten Teil, präsentiert von Michael de Rooij, ging auf einen sehr kritischen Punkt bei GaN-FETs ein: Wie müssen Platinen designt sein, damit sie zuverlässig mit den eGaN-FETs arbeiten. Tatsächlich gehen 75 Prozent der Fehler (nur 127 Feldausfälle bei 30 Mrd. Stunden im Feld) auf die Assemblierung zurück.

Schließlich ging Alex Lidow auf die Roadmap ein. Heute hat EPC einen IC mit FET plus Treiber vorgestellt. Ende 2018/2019 ist eine integrierte Halbbrücke plus Treiber geplant. Und 2020 soll ein Multilevel-IC mit Treiber und Level-Shifter herauskommen.