Komplexe Chip-Designs erfordern umfassenderen Ansatz
End-to-End-Flows werden das IC-Design verändern
Fortsetzung des Artikels von Teil 1
Beschleunigung der IC-Konvergenz
Eine neue Analyse-Engine beschleunigt die digitale IC-Konvergenz durch eine Kombination der Timing- und Signal-Integrity-Analyse in einen einzigen Schritt. Hierzu waren bisher zwei getrennte Schritte und eine anschließende Zusammenführung der Ergebnisse notwendig. Diese Engine ermöglicht ein um den Faktor zwei schnelleres Timing- und Signal-Integrity-Closure. Eine weitere Möglichkeit, um die Konvergenz im Design Flow zu verbessern, ist eine Implementierungs-orientierte Logiksynthese. Diese beinhaltet das Floorplanning und berücksichtigt die Informationen zur Platzierung der Zellen während der Synthese.
Cadence bietet bereits einen Constraint-orientierten Mixed-Signal Design Flow an, der sowohl das Encounter Digital Implementation System als auch die Virtuoso Custom Design-Umgebung nutzt. Dieser Constraint-orientierte Flow wurde weiter verbessert und erlaubt nun eine konsistente Darstellung der Design-Ziele für die Analog- und Digital-Design-Teams. So lassen sich beispielsweise mit den gleichen „Differential Pair Routing-Constraints“ sowohl das analoge, als auch das digitale Routing steuern.
Speziell für fortschrittliche Low-Power-Designs hat Cadence einen neuen Power Intent "Architekt" vorgestellt. Dieser Architekt unterstützt sowohl das Silicon Integration Initiative Common Power Format (CPF) als auch die Bestrebungen von Cadence hinsichtlich einer Kompatibilität des Power Formats. Darüber hinaus ermöglicht er aber auch eine einfache Definition und Validierung der Power-Absichten über den gesamten digitalen Flow, und zwar mit einer intuitiven und einfach zu nutzenden graphischen Anwenderschnittstelle. Außerdem können die Anbieter von Silicon-IP durch die Unterstützung von hierarchischen Makromodellen Vorgaben für die verschiedenen Bereiche der Spannungsversorgung zur Verfügung stellen, ohne die interne Schaltung im IP-Block offen zu legen.
Zum neuen End-to-End-Flow gehört zudem noch eine umfassende 3D-IC-Design-Methodik. Mit dieser Methodik kann der Entwickler Vorgaben mit einem Stacked Die Editor festlegen. Mittels einer Abstraktion des benachbarten oberen und unteren Die kann dann ein 3D-Floorplanning und Routing ausgeführt werden, wobei sich die TSVs und Micro Bumps auf diesen Oberflächen darstellen lassen, ohne dass die vollständige Datenbasis für jedes Die benötigt wird. Das IC/Gehäuse-Co-Design ermöglicht schließlich die Konvergenz zu einem fertigbaren Stacked-Die-Gehäuse.
Durch die immer komplexeren ICs und elektronischen Systeme wird ein End-to-End-Flow, der durchgängig Design-Ziele, Abstraktion und Konvergenz unterstützt, immer wichtiger. Dies ermöglicht nicht nur digitale und analoge Designs mit fortschrittlichen Prozessen, sondern macht auch Designs bei etablierten Prozessen kostengünstiger und eröffnet der breiten Schicht der Entwickler Zugang zu modernsten Technologien wie 3D ICs.
*Peter Häringer ist Direktor Marketing für die Digitale Implementierung und DFM bei Cadence Design Systems in Feldkirchen bei München
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