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Prozesstechnologien

Designen mit FinFETs

17. November 2014, 8:22 Uhr | Ralf Higgelke

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Veränderte Schaltkreisstrukturen, veränderte Tools

Der FinFET verändert auch grundlegend die Schaltkreisstruktur, die von der physikalischen Struktur abhängt. Die Fins eines bestimmten Prozesses weisen jeweils eine feste Breite und einen festen Abstand auf. Im Vergleich zu einem Planarprozess, bei dem Transistoren beliebig breiter gestaltet werden können, um deren Treiberfunktion zu verstärken und damit die Performance mit größeren Fanouts oder hochkapazitiven Bussen zu verbessern, lässt sich die effektive Breite eines FinFETs nur durch Hinzufügen weiterer Fins zum Transistor verändern. Genauso wie bei der steigenden Komplexität analoger und kundenspezifischer Designs hat die Fin-Quantisierung kaum merkliche, aber wichtige Auswirkungen auf die Implementierung digitaler Schaltkreise.

In der Regel profitieren FinFET-basierte Prozesse von sehr engen Fin-Abständen, da damit eine höhere Dichte, Flexibilität und Performance möglich ist. Die Prozesse zur Fertigung der Fins basieren auf chemischen Selbstausrichtungstechniken, die 25% kleinere Abstände erzielen als bei den dünnsten Metall-Interconnect-Ebenen M1 und M2. Diese Metalllagen erstellt man derzeit mit zwei unabhängigen Masken in einer zusammengesetzten Belichtung anstatt mit sich selbst ausrichtenden Prozessen. Der minimale Abstand dieser Metallschichten bestimmt sich durch den Überlagerungsfehler, was zu einem höheren Abstand führt als bei sich selbstausrichtenden Fin-Formierungsschritten. Die Fehlausrichtung zwischen den Fins und der M2-Lage, die normalerweise parallel zu den Fins verläuft, ist in das Design von Standardzellen mit einzubeziehen. Damit wird der Großteil der Digitallogik implementiert, die in FinFET-basierten ICs zum Einsatz kommt.

In FinFET-basierten Prozessen gibt es nur wenige »Übersetzungsverhältnisse« (Gear Ratios) beim Abstand zwischen Fins und Metalllagen, die zu funktionsfähigen Standardzellen-Bibliotheken führen. Diese Bibliotheken sind so zu gestalten, dass jede ihrer Zellen in eine bestimmte Anzahl von Reihen passt. Selbst dann führen einige Kombinationen zu unflexiblen Metallisierungsrastern, die nur schwerlich genügend Strom zu den Zellen auf den kritischen Pfaden führen können. Nanometerprozesse sind zunehmend anfällig gegen Elektromigration, was die Lebensdauer des ICs verringert, indem interne Verdrahtungen durch hohe Ströme allmählich ausgedünnt werden, bis sie brechen.

Für maximale Verdrahtungsdichte erhöht eine Doppelstrukturierung (Double Patterning) nicht nur den Abstand der Leitungen sondern auch deren Breite. Damit ist es nicht immer möglich, breitere Metallbahnen zu erzielen, die höhere Ströme für Zellen mit verstärkter Treiberfunktion tragen könnten. Einige Verhältnisse zwischen Fin-Zahl und Metallbahnen erlauben es, die Metallverbindungen für ein Stromversorgungs-Routing flexibler einzusetzen. Damit lassen sich bei Bedarf breitere und robustere Bahnen erstellen – neben den Bahnen für Zellen, die eine höhere Logik-Routingdichte für die Stromzufuhr unterstützen.

Veränderte Tools nötig

Um diese Strukturen nutzen zu können, ist ein tieferes Verständnis der Standardzellen-Architektur erforderlich, das herkömmliche Place&Route-Werkzeuge nicht bieten. Diese sind für Standardzellen ausgelegt, die als Black-Boxes mit einer Reihe von I/Os und Stromversorgungsanschlüssen an vorbestimmten Stellen behandelt werden. Tools, die ein Verständnis der internen Standardzellen-Architekturen mit sich bringen und Zellen entsprechend den Bedürfnissen der Logik neu zuordnen, bieten zusätzliche Flexibilität. Dies ist erforderlich, um diese neuen Strukturen ohne anspruchsvolles, gründliches Re-Tooling des IC-Implementierungs-Flows nutzen zu können. Das gleiche Verständnis hilft bei anderen Teilen des Flows. Dennoch führen späte Designänderungen zu Änderungsaufträgen (ECOs; Engineering Change Orders).

Da Designregeln heute restriktiver sind als früher, ist die Umsetzung von ECOs schwieriger, da selbst eine kleine Änderung zu Problemen mit der Maskeneinfärbung auf doppelt strukturierten Ebenen führen kann.

Ein Flow, der Werkzeuge mit einbezieht, welche die lokale Standardzellen-Umgebungen verstehen, kann das Design auf tieferer Ebene manipulieren, um ECOs so transparent wie möglich implementieren zu können. Ein besseres Verständnis der internen Architektur von Standardzellen hilft bei anderen Problemen, die beim Übergang auf Nanometerprozesse mit FinFETs auftreten. Da Entwickler die höhere Leistungsfähigkeit der dreidimensionalen Transistoren nutzen und die Taktfrequenzen erhöhen wollen, treten auch größere Anforderungen hinsichtlich Abweichungen auf. Obwohl FinFETs bei bestimmten Werten eine geringere Abweichung als Planartransistoren aufweisen, bleibt die Variabilität ein wesentliches Hindernis für das Timing-Signoff und tritt auf verschiedene Weise auf, was die Grenze zwischen Standardzellen und der Routingebene überschreitet.

Traditionell beinhalten diese Abweichungen noch einen Schutzabstand, der die Taktrate begrenzt und die Leistungssteigerung verringert, die mit der FinFET-Struktur erzielt werden kann. Bessere Analyse- und Korrekturtechniken können diese Leistungseinbußen wettmachen, was zu höheren Taktfrequenzen und wettbewerbsfähigeren Produkten am Markt führt.