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Gestapelte Nanosheet-Transistoren

So will Intel Moore's Law fortschreiben

11. Januar 2021, 13:00 Uhr   |  Ralf Higgelke

So will Intel Moore's Law fortschreiben
© Intel

Robert Chau, Intel Senior Fellow und Leiter der Bauteilforschung

Das Moore`sche Gesetz besagt, dass sich alle etwa zwei Jahre die Zahl der Transistoren pro Fläche auf einem Halbleiter verdoppelt. Doch da die Lithografie zunehmend an ihre physikalischen Grenzen stößt, wird das zunehmend schwieriger. Auf dem IEDM hat Intel jetzt einen neuen Weg vorgestellt.

Fast alle Logikschaltungen heute basieren auf CMOS-Schaltungen, also aus einem komplementären Paar von NMOS- und PMOS-Transistor. Um die Transistordichte auf Mikrochips weiter zu erhöhen, hat Intel auf dem IEEE International Electron Devices Meeting (IEDM) das Übereinanderstapeln dieser komplementären Elemente vorgestellt (Bild 1). Dieses Prinzip halbiert effektiv die Grundfläche eines einfachen CMOS-Schaltkreises, sodass die Transistordichte zukünftiger ICs verdoppelt werden kann.

Das Konzept setzt auf die weithin anerkannte zukünftige Transistorstruktur, die je nach Akteur als Nanosheet-, Nanoband-, Nanodraht- oder Gate-all-around-Bauelement (GAA) bezeichnet wird. Anstelle des Hauptteils des Transistors, der wie heute aus einer vertikalen Siliziumlamelle besteht, umfasst der Kanalbereich des Nanosheets mehrere übereinander gestapelte, horizontale Schichten mit einer Dicke im Nanometerbereich.

Evolution von planaren MOSFETs über FinFETs bis hin zu Gate-All-Around- (GAA) oder Nanoribbon-Transistorarchitekturen.
© IEDM | Intel

Bild1: Evolution von planaren MOSFETs über FinFETs bis hin zu Gate-All-Around- (GAA) oder Nanoribbon-Transistorarchitekturen.

Entwickler von Intel nutzten diese Bausteine, um die einfachste CMOS-Logikschaltung zu bauen, einen Inverter. Er benötigt zwei Transistoren, zwei Anschlüsse zur Stromversorgung, eine Eingangsverbindung und einen Ausgang. Selbst wenn die Transistoren nebeneinander sitzen, wie es heute der Fall ist, ist die Anordnung sehr kompakt. Aber durch Stapeln der Transistoren und die Anpassung der Verbindungen ließ sich die Fläche des Inverters halbieren.

Intels Verfahren zur Herstellung von gestapelten Nanosheets gilt als selbstjustierend, da beide Bauteile im Wesentlichen in einem einzigen Prozessschritt hergestellt werden. Das ist wichtig, weil ein zweiter Schritt – beispielsweise die Herstellung auf separaten Wafern und das anschließende Bonden der Wafer – zu Fehlausrichtungen führen könnte und dadurch möglicherweise die Schaltkreise zerstört würden.

Wie ein Nanosheet-Transistor entsteht

Robert Chau, Intel, IEDM
© Intel

Bild 2: Prozessschritte beim Herstellen der neuen Nanosheet-Transistoren von Intel.

Im Kern wandelt das Verfahren die Schritte ab, die bei der Herstellung von Nanosheet-Transistoren ablaufen (Bild 2). Zu Beginn werden mehrere Schichten aus Silizium und Silizium-Germanium aufgewachsen. Daraus entsteht dann eine hohe, schmale Rippe. Anschließend wird das Silizium-Germanium weggeätzt, sodass eine Reihe von Nanoschichten aus Silizium zurückbleibt. Normalerweise bilden alle Nanosheets zusammen nur einen einzelnen Transistor. Aber in diesem Fall sind die oberen beiden Nanoschichten mit Phosphor dotiert, um einen NMOS-Baustein zu bilden, und die unteren drei mit Bor-dotiertem Silizium-Germanium für einen PMOS-Transistor.

Robert Chau, Intel, IEDM
© Intel

Bild 3: 3D-Ansicht eines Inverters, der aus einem NMOS- und einem PMOS-Transistor besteht.

»Der vollständige Integrationsprozess ist natürlich komplexer, aber wir haben intensiv daran gearbeitet, ihn so einfach wie möglich zu halten«, erläutert Robert Chau, Intel Senior Fellow und Leiter der Bauteilforschung. »Der Integrationsprozess darf nicht zu kompliziert sein, denn das würde sich negativ auf die Praxistauglichkeit der Chipherstellung mit gestapeltem CMOS auswirken. Dies ist ein sehr praxisgerechter Arbeitsablauf mit soliden Ergebnissen.«

»Sobald wir den gesamten Prozess im Griff haben, besteht der nächste Schritt darin, die Leistungsfähigkeit zu verbessern«, führt er weiter aus. Wahrscheinlich bedeutet das, die PMOS-Bauelemente zu verbessern, die derzeit in ihrer Fähigkeit, Strom zu treiben, hinter den NMOS zurückbleiben. Die Antwort auf diese Herausforderung ist wahrscheinlich die Einführung von »Dehnungszonen« in den Transistorkanal, glaubt Chau. Die Idee ist, das Gitter des Siliziumkristalls so zu dehnen, dass Ladungsträger (in diesem Fall Löcher) schneller hindurchfließen. Intel hat bereits 2002 eine solche Verzerrung in seinen Komponenten eingeführt. In einer separaten Forschungsarbeit auf der IEDM zeigte Intel eine Methode, um in Nanoband-Transistoren sowohl Druck- als auch Zugdehnung zu erzeugen.

Andere Forschungsorganisationen verfolgen ebenfalls Designs mit gestapelten Nanoschichten, wobei diese manchmal als komplementäre FETs oder CFETs bezeichnet werden. Das Imec leistete Pionierarbeit beim CFET-Konzept und berichtete auf der IEEE VLSI Symposia im Juni 2020 über deren Realisierung. Allerdings bestanden die Imec-Bauteile nicht komplett aus Nanosheet-Transistoren. Stattdessen bestand die untere Schicht aus einem FinFET und die obere aus einem einzelnen Nanosheet. Forscher aus Taiwan berichteten über die Herstellung einer CFET-Struktur mit je einem einzigen Nanosheet für PMOS und NMOS. Im Gegensatz dazu besteht Intels Schaltung aus insgesamt fünf Nanosheets, zwei für NMOS mit drei für PMOS. Dies liegt näher an dem, wie die Komponenten wahrscheinlich aussehen werden, wenn das Stapeln notwendig wird.

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