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Intels Agilex-FPGAs

Technologien für „kundenspezifische FPGAs“

24. Juli 2019, 11:28 Uhr | Iris Stroh

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FPGA-Core

Die Agilex-FPGA-Architektur basiert auf Intels FinFET-Prozesstechnologie der dritten Generation mit 10-nm-Strukturen. Sie ist mit der neuesten Generation von Hyper-Registern ausgestattet, eine Schlüsselkomponente der zweiten HyperFlex-Generation. Die Hyper-Register werden im gesamten FPGA über alle Routing-Strukturen innerhalb des Kerns und auch an den Eingängen der Funktionsblöcke eingesetzt. Diese Register bieten eine wichtige Voraussetzung für das Pipelining von Designs, um die optimale Leistung zu erzielen. Damit lässt sich der Signalpfad beschleunigen und die Gesamtlatenzzeit reduzieren. Im Gegensatz zu früheren Generationen beschleunigen die Hyper-Register nicht nur Designs, die für HyperFlex optimiert wurden, sondern auch Designs, die nicht für die Architektur optimiert wurden.

Die Agilex-FPGAs verfügen auch über verbesserte DSP-Blöcke mit variabler Präzision und unterstützen jetzt neben Single-Precision-Floating-Point (FP32) aus früheren Generationen auch Half-Precision-Floating-Point (FP16) und BFLOAT16 (BF16). Damit sind Rechenleistungen von bis 40 TFLOPs (FP16 oder BF16) oder bis zu 20 TFLOPs (FP32) möglich. Dank des neuen Vierfach-9×9-Festkommamodus können auch KI-Berechnungen beschleunigt werden.

Chiplets

Traditionelle monolithische FPGA-Architekturen integrieren typischerweise Hard IP, um einzelne Funktionen wie Transceiver, Speicher und I/O zu beschleunigen. Diese werden auf demselben Die wie die programmierbare Logik hergestellt, was Kompromisse erforderlich macht und somit oft die Gesamtleistung einschränkt. Intel setzt bekanntlich zunehmend auf einen Chiplet-Ansatz, um diese Kompromisse nicht mehr eingehen zu müssen, denn mit Chiplets ist es möglich, dass die verschiedenen Funktionsblöcke mit den für sie optimalen Halbleiterprozessen hergestellt werden können.

Genau das nutzt Intel auch für seine Agilex-FPGAs. Beispiele für Chiplet-Funktionalitäten sind PCIe Gen 5, 112-Gbit/s-PAM-4-Transceiver und andere Transceiver-Typen sowie Cache-kohärente Schnittstellen zu den Xeon-Prozessoren, kundenspezifische I/O- und benutzerdefinierte Rechenfunktionen. Diese Kombination von Chiplets wird in einem einzigen Gehäuse mit dem FPGA-Die integriert, um eine programmierbare Lösung zu liefern, die genau die von der Anwendung geforderten Leistungsmerkmale erfüllt.

Zur Kombination der verschiedenen Chiplets in ein Gehäuse nutzt Intel beispielsweise seine selbst entwickelte Embedded-Multi-Die-Interconnect-Bridge (EMIB), die Altera (von Intel gekauft) schon bei seinen Stratix-10-Bausteinen genutzt hat.

Agilex-Varianten

Es sind drei verschiedene Agilex-Serien geplant:

F-Serie: Sie sind mit Transceivern ausgestattet, die eine Geschwindigkeit von bis zu 58 Gbit/s unterstützen. Dazu kommen fortschrittliche DSP-Funktionen und die zweite Generation von HyperFlex. Mit dieser Serie zielt Intel auf eine Vielzahl von Anwendungen in Rechenzentren, Netzwerken und im Edge ab. Die Familie der F-Serie bietet auch die Möglichkeit, den Quad-Core-Cortex-A53-Prozessor zu integrieren.
I-Serie: Die FPGAs der I-Serie sind für Anwendungen mit leistungsstarken Prozessorschnittstellen und hoher Bandbreite optimiert; dementsprechend zeichnen sie sich durch folgende Eigenschaften aus: kohärenter Anschluss an Xeon-Prozessoren mit Compute-Express-Link, gehärtete PCIe-Gen-5-Unterstützung und Transceiver mit bis zu 112 Gbit/s.
M-Serie: Diese FPGA-Serie ist für rechen- und speicherintensive Anwendungen optimiert. Deshalb hat Intel sie mit folgenden Möglichkeiten ausgestattet: kohärente Anbindung an Xeon-Prozessoren, HBM-Integration (HBM: High-Bandwidth-Memory), gehärtete DDR5-Controller und die Unterstützung für den Optane-DC-Speicher von Intel.

Die Software zur Entwicklung steht bereits zur Verfügung, erste Komponenten sollen im dritten Quartal vorliegen.