NanoIC-Pilotlinie
Zwei neue Interconnect-PDKs
Die NanoIC-Pilotlinie bietet zwei neue PDKs (Process Design Kits) und damit den Zugang zu hochdichten, energieeffizienten Chip-zu-Chip-Verbindungen.
Die NanoIC-Pilotlinie, eine europäische Initiative unter der Koordination vom imec, stellt zwei Interconnect-PDKs vor: ein Fine-Pitch-Redistribution-Layer-PDK (RDL) und Die-to-Wafer-Hybridbonding-PDK (D2W). Diese PDKs ermöglichen es Universitäten, Start-ups und Industrieunternehmen, Hochdichte- und energieeffiziente Chip-zu-Chip-Verbindungen zu erforschen und zu gestalten.
Da die Halbleiterindustrie immer komplexere und heterogenere Systemarchitekturen entwickelt, sind fortschrittliche Packaging-Lösungen zu einem wichtigen Faktor geworden, um diesen Fortschritt zu unterstützen. Anstatt einzelne Chips in Gehäuse zu setzen, führen die heutigen Packaging-Technologien mehrere Dies (Chiplets) in eng integrierte Systeme zusammen. Die Leistung, Energieeffizienz und Bandbreite hängen davon ab, wie effektiv die Chiplets miteinander interagieren können.
Die neuen PDKs bieten Designregeln und validierte Bausteine für Hochdichte-Chip-zu-Chip-Integration:
- Fine-Pitch-RDL-PDK: ermöglicht hochdichte Chip-zu-Chip-Verbindungen auf Basis von polymerbasierten Substraten. Bislang waren mit diesen Substrate keine sehr feinen Leitungen möglich, so dass sie in fortschrittlichen Packages nur eingeschränkt eingesetzt werden konnten. Das im Rahmen des NanoIC-Projekts entwickelte Technologie vom imec löst das Problem: Mit ihr sind Leitungsbreiten und -abstände von bis zu 1,3 µm und Microbump-Abständen von nur 20 µm auf Polymersubstraten möglich. Damit lassen sich die Datenübertragung um bis zu 40 Prozent beschleunigen und der Energieverbrauch pro Bit um bis zu 15 Prozent senken, und zwar auf einer UCIe-Advanced-Die-to-Die-Schnittstelle. Dadurch wird Fine-Pitch-RDL zu einer attraktiven Integrationsoption für eine Vielzahl neuer Anwendungen, von der Automobilindustrie über Hochleistungsrechner bis hin zu GPU-Architekturen der nächsten Generation.
- D2W-Hybridbonding-PDK: damit sind extrem dichte 3D-Verbindungen zwischen Dies möglich. Anstelle herkömmlicher Kupfer-Bumps werden beim Hybridbonding direkt Oxid-Oxid-Verbindungen zwischen den Dies und der Gehäuseschnittstelle erzeugt. Dadurch werden die mit Kupferkontakten verbundenen parasitären Effekte eliminiert und verlustarme, energieeffiziente Kommunikationswege ermöglicht. Mit seiner Fähigkeit, extrem dichte Chip-zu-Chip-Verbindungen mit hoher Bandbreite herzustellen, eignet sich das D2W-Hybridbonding-PDK besonders für KI-Anwendungen, fortschrittliche Computing-Plattformen und leistungsstarke GPU-Architekturen.
Mit dieser Veröffentlichung ist das imec weltweit die erste Organisation, die leicht zugängliche Interconnect-PDKs auf diesem Integrationsniveau zur Verfügung stellt. Die erste »Exploratory Version« enthält die wesentlichen Tools, die Designer benötigen, um mit der Bewertung der Technologie zu beginnen: systematische Layout-Erstellung, automatisiertes und benutzerdefiniertes Routing sowie Designregelprüfungen.
Mit zunehmender Reife werden sich die PDKs von explorativen Design-Kits zu vollständigen, fertigungsreifen Tool-Sets mit Tape-Out-Fähigkeiten entwickeln, sodass Designer ein mit diesen PDKs erstelltes Layout physisch auf der Pilotlinie fertigen lassen und ihre Konzepte nicht nur in der Simulation, sondern auch in Silizium validieren können.
Mit der Einführung dieser beiden Interconnect-PDKs erweitert NanoIC sein Angebot auf insgesamt fünf öffentlich zugängliche Prozessdesign-Kits. Nach den bereits veröffentlichten PDKs N2, A14 und eDRAM markiert die Einführung der Fine-Pitch-RDL- und D2W-Hybridbonding-PDKs den nächsten Schritt auf dem Weg zu einem vollständigen Design-Toolkit für Technologien jenseits von 2 nm, das Logik-, Speicher- und nun auch Interconnect-Technologien umfasst. Um die praktische Anwendung zu unterstützen, veranstaltet NanoIC am 27. Mai 2026 einen speziellen Workshop zu den RDL- und D2W-PDKs.
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