Kleinste Strukturen in Massenproduktion
Samsung ist neuer Fertigungsmeister
Fortsetzung des Artikels von Teil 1
Nr. 1 außerhalb des Intel-Universums
Kann Intels aktueller 14-nm-Prozess Samsung – wenn auch nicht bei der Dichte, so doch zumindest bei den elektrischen Eigenschaften ausstechen, gilt dies für die weltgrößte Foundry TSMC ganz und gar nicht. Hinzu kommt, dass Samsung bereits bei 14/16 nm zeitlich die Nase vorne hatte (Samsung Q3 2015 vs. TSMC Q4 2015) und auch diesmal liegen die Koreaner mit Oktober 2016 vorne.
Der US-Chiphersteller Qualcomm hofft, mit Samsungs Hilfe die Rivalen und TSMC-Kunden HiSilicon (Halbleiter-Tochter des chinesischen Elektronikonzerns Huawei) und MediaTek auszustechen, konkret mit seinem Snapdragon-835-SoC. Auch die Koreaner selbst werden selbstredend Exynos-SoCs für zukünftige Galaxy-Smartphones in 10 nm fertigen. Weiterhin hofft Qualcomm, mit seinem 48-Core-Server-Prozessor Centriq 2400 die Lücke zu Intels Xeon-Armada verkleinern zu können. Da Intel erst im 2. Halbjahr 2017 auf 10 nm wechseln wird, darf man von 1 Jahr Vorsprung reden. Apple ist primär wegen der Vorteile von TSMCs innovativem InFo-Wafer-Level-Packaging (Integrated Fan-Out) zu den Taiwanern gewechselt. Jetzt heißt es erstmals auch für die Apfelmännchen, auf 10 nm zu warten – eine ungewohnte Rolle für die innovativen Mannen aus dem Silicon Valley.
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Intel 22 nm | Intel 14 nm | TSMC 16 nm | Samsung 14 nm | Samsung 10 nm | |
|---|---|---|---|---|---|
Kontaktierter Gate-Pitch | 1,41 | 1,09 | 1,42 | 1,22 | 1 |
Metall-Pitch (minimal) | 1,65 | 1,08 | 1,32 | 1,33 | 1 |
Dichte = Gate-Pitch × Metall-Pitch | 2,33 | 1,18 | 1,87 | 1,63 | 1 |
Fläche SRAM-Bitzelle (max. Dichte) | 2,29 | 1,20 | 1,75 | 1,60 | 1 |
Fläche SRAM-Bitzelle (max. Geschwindigkeit) | 1,91 | 1,17 | Unbekannt | 1,63 | 1 |
Tabelle 2: Normalisierter Vergleich der Logikdichte von FinFET-Prozessen der führenden Prozessor-Fertiger Intel, Samsung und TSMC Quelle: DESIGN&ELEKTRONIK.
Warten auf EUV
Man erinnert sich kaum noch, aber im Jahr 2009 hatte der niederländische Hersteller von Fab-Tools, ASML, angekündigt, dass im Jahr 2010 EUV (extrem-ultraviolette Belichtung) Marktreife erlangen werde [3]. Unter 22 nm ginge mit der herkömmlichen Immersions-Lithografie nichts mehr, erklärte ASML damals. Stand 2017 hat Samsung die Entscheidung getroffen, dass 10 nm die letzte wirtschaftlich darstellbare Geometrie mit Immersions-Lithografie sei und setzt bei 7 nm voll auf EUV. Da immer noch unklar ist, wann EUV reif für die Massenproduktion sein wird, glauben die Koreaner daran, 10 nm werde sich lange an der Spitze der Chip-Fertigung halten. Klar ist, Immersions-Lithografie in diesen kleinen Dimensionen erfordert Designregeln, welche die Logikdichte beeinträchtigen könnten, und zudem so viele Prozessschritte (incl. Quadruple-Patterning für einige Schichten), dass die Chip-Ausbeute sinken dürfte und die Durchlaufzeiten der Wafer in der Fabrik weiter ansteigen.
Schon heute muss man sich die folgenden Zahlen auf der Zunge zergehen lassen: Die durchschnittlichen Designkosten für einen 28-nm-Chip betragen rund 30 Mio. Dollar, bei einem mittelkomplexen 14-nm-IC schon 80 Mio. Dollar. Bei einem High-End-SoC können sich diese Kosten verdoppeln, dazu kommen noch 60 % Aufschlag für Maskenkosten und Software-Entwicklung.
Um einen 28-nm-Chip zum Tape-Out zu bringen, werden ca. 100 Ingenieur-Jahre benötigt, 50 Ingenieure brauchen also zwei Jahre. Dazu kommen neun bis zwölf Monate für Prototyping, Test und Qualifizierung, bevor die Massenproduktion starten kann. Bei einem 14-nm-Chip verdoppelt sich der Aufwand auf 200 Ingenieur-Jahre.
Bei den Herstellungskosten kommt man mit einem typischen 11-Metall-Lagen-Chip in 28 nm auf 52 Maskenschritte, bei einer Fab-Auslastung von 80 % resultieren die Kosten in rund 3500 Dollar pro 300-mm-Wafer. Die Durchlaufzeit eines Wafers mit 28-nm-Strukturen beträgt bei 1,3 Tagen pro Lithografie-Schicht damit 68 Tage. Dazu kommt eine Woche für Packaging und Test, in Summe liegt man somit bei rund 2,5 Monaten vom Wafer-Start bis zur Auslieferung. Bei 14 nm gibt es jedoch schon 66 Maskenschritte. Bei gleichen Rahmenbedingungen steigen die Wafer-Kosten auf 4800 Dollar pro 300-mm-Wafer, die Durchlaufzeit zieht sich über 3 Monate hin.
Nachdem Samsung schon Großkunden für 10 nm gewinnen konnte, hat Globalfoundries, Technologiepartner von Samsung, seine Investitionen in 10 nm gestoppt. Stattdessen wollen die Amerikaner gleich auf 7 nm gehen und glauben, EUV auf einige kritische Prozessschritte beschränken zu können, wenn denn EUV irgendwann einmal verfügbar sein wird. Die unkritischen Prozessschritte sollen weiter in optischer Lithografie ausgeführt werden und damit wirtschaftlicher zu fertigen sein. TSMC hingegen will selbst 7-nm-Chips noch mit Immersions-Lithografie herstellen können und plant EUV erst für 5 nm. Hier stellt sich die Frage der Wirtschaftlichkeit – wobei Kunden wie Apple vermutlich bereit sind, jeden Preis zu bezahlen, wenn sie dafür nur technologisch vorne liegen und ihre Smartphones hochpreisig im Markt platzieren können.
Referenzen
[1] Ausbildung von FinFETs: https://www.synopsys.com/designware-ip/newsletters/technical-bulletin/finfet-design.html insbesondere Abbildungen 7, 8 und 9.
[2] Riemenschneider, F.: Qualcomms Snapdragon 835 ist erster 10-nm-Chip. DESIGN&ELEKTRONIK 2017, Heft 5.
[3] Bloch, M.: EUV-Lithografie kommt 2010. http://www.elektroniknet.de/halbleiter/euv-lithographie-kommt-2010-23939.html
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