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Globalpress electronics Summit 2009

20. April 2009, 12:42 Uhr | Frank Riemenschneider, Elektronik

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Fortsetzung des Artikels von Teil 8

Globalpress electronics Summit 2009

Die Reduzierung der statischen und dynamischen Leistungsaufnahme ist der Schlüssel zu Low-Power-ICs

Der Energieverbrauch in elektronischen Produkten wächst um 35 Prozent pro Jahr, Server-Farmen verbraten 60 Mrd. KWh pro Jahr und wachsen um 50 Prozent jährlich. Es ist Zeit zum Handeln, sagte Wally Rhines, CEO von Mentor Graphics in seiner Keynote.

Je mehr sich das Design auf die Systemebene zubewegt, desto mehr Möglichkeiten zur Energieeinsparung ergeben sich, sagte Rhines: »Je höher die Abstraktions-Ebene, desto mehr können Sie steuern.« Als Schlüssel sieht Rhines die gleichzeitige Optimierung der dynamischen und statischen Leistungsaufnahme an.

Mit Olympus-SoC von Sierra Design Automation – im Juni letzten Jahres von Mentor Graphics übernommen – will Mentor den Kreis zwischen Design und Fertigung schließen und eine durchgängige Lösung anbieten, die die Herausforderungen von kleineren Prozessgeometrien adressiert.

»Bei Geometrien von 65 nm und darunter sind vollkommen neue Ansätze notwendig, um den damit verbundenen Herausforderungen gerecht zu werden. Und einen solchen Ansatz hat Sierra Design Automation verfolgt und eine Lösung entwickelt, die ihresgleichen im Markt sucht«, so Rhines.

Sierra hat auf die Entwicklung einer MCMM-Technologie (Multi-Corner-Multi-Mode) gesetzt. Olympus-SoC basiert auf einem Routing-Ansatz, der mit Timing-, Optimierungs- und Litho-Modellierungsfunktionen ausgestattet ist.

Außerdem ist Olympus-SoC in der Lage, Dutzende von verschiedenen Process-Cornern sowie Designmodi simultan zu handhaben, und garantiert auf diese Weise einen optimierten Chip ohne unnötiges Guard-Banding.

Im nächsten Schritt hat Mentor Graphics die Sierra-Lösung mit seinen eigenen Produkten – »Calibre« und »TestKompress Yield Assist« – zu einer gemeinsamen Plattform zusammengebunden.

Im Power-Panel führte der Chefarchitekt der »PowerWise«-Produktline von National Semiconductor, Rick Zarr, aus, dass die weitere Reduktion der Prozessgeometrien gemäß Moore’s Law zu immer größeren Problemen bei den Transistoren, konkret der statischen Leistungsaufnahme, führen. Besonders die Leckströme zwischen Source und Drain nehmen immer mehr zu, während die zwischen Gate und Substrat das weitaus geringere Problem darstellen.

Multicore-Lösungen, die zu geringeren Taktfrequenzen führen, sieht Bruno Kranzen, Senior Director Mobile Power Solutions bei Fairchild, dann auch nur als Workaround an. Er stimmte Zarr, seinem ehemaligen Kollegen bei National, zu, dass das Leckstrom-Problem der Transistoren gelöst werden müsse – wie genau, konnte er allerdings auch nicht sagen. Der High-K/Metal-Gate-Ansatz, den Intel mit seinem 45 nm-Prozess einführte, sei aber ein großer Schritt in die richtige Richtung gewesen.

Eine Möglichkeit des Energiesparens sahen alle Panel-Teilnehmer in einem ganzheitlichen Ansatz, wie er z.B. von Apple verfolgt wird (Apple integriert eigene Chips, Software und Betriebssysteme). Wettbewerber wie LG, die keine eigenen Chips haben, haben weniger Chancen, Energiesparansätze konsequent umzusetzen.