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FutureSummits 2019 des Imec

Schichtwechsel bei CMOS

24. Mai 2019, 11:16 Uhr | Iris Stroh

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„One fits all“ geht nicht mehr

Aus der Sicht von Luc Van den hove, President und CEO vom Imec, sind 3D-Techniken ein Weg, um die Skalierung voranzutreiben. Wobei er betont: »Unter 3 nm wird es keinen generischen Transistor mehr geben, der alle Bedürfnisse erfüllt, sprich: geringe Kosten, geringe Leistungsaufnahme und hohe Rechenleistung. Unter 3 nm gibt es vielmehr viele Optionen.«

Und die zeichnet Rykaert auf. Seiner Meinung nach gibt es für den iN2-Knoten folgende Alternativen, wobei auch beim Transistor der Weg in Richtung 3D konsequent fortgeführt wird: Forksheet, CFETs, Ge-Nanosheets, Ge-Finnen und ein sequenzieller 3D-Aufbau mit Ge-Finnen. FinFETs weisen im Vergleich zu planaren Transistoren zwar eine verbesserte Gate-Kontrolle auf, kommen bei 3 nm aber an ihre Grenzen. Der nächste Schritt sind Nanosheets, die sich durch eine abermals verbesserte Kontrolle des Gates auszeichnen, »was eine geringere Versorgungsspannung ermöglicht«, so Rykaert weiter. Außerdem haben Untersuchungen ergeben, dass Si-Nanosheet-Transistoren im Vergleich zu FinFETs eine um 8 Prozent höhere Frequenz ermöglichen. Ein Forksheet-Transistor ist eine Weiterentwicklung des Nanosheets, wobei P- und N-Sheets gemeinsam genutzt werden. »Damit ist eine weitere Skalierung der Fläche möglich und die Leistung erhöht sich dank verringerter Miller-Kapazität«, so Rykaert weiter. Als ultimative Lösung, wenn es um höchste Kompaktheit geht, sieht Rykaert die CFETs an. CFETs sind Gate-Allround-Transistoren, bei denen nFETs und pFETs übereinander gestapelt werden. Ab 1 nm und darunter sind laut Rykaert vollkommen neue Konzepte notwendig; dazu zählt er 2D-Materialien, ambipolare Transistoren und plasmonische Logik.