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Neue ADC-Architektur für höchste Geschwindigkeiten

13. März 2024, 6:06 Uhr | Iris Stroh

Das imec hat eine vollkommen neue ADC-Architektur entwickelt, die aus der Sicht des Forschungsinstituts die Grundlage für eine völlig neue Generation von A/D-Wandlern werden kann.

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Das Prototypen-IC des massiv zeitlich verschachtelten Slope-A/D-Wandlers (ADC) weist laut imec eine hohe Leistungseffizienz, eine kleine Fläche und eine außergewöhnlich hohe Wandelgeschwindigkeit auf. Damit eignet sich diese Architektur besonders gut dafür, die rasant steigenden Anforderungen an die Datenverarbeitung und den Datendurchsatz in Rechenzentren zu erfüllen, die durch den Anstieg von Cloud Computing und (generativen) KI-Anwendungen hervorgerufen werden.

Die neue Architektur überwindet die Einschränkungen von zeitverschachtelten SAR-ADCs

(Drahtgebundene) ADCs stellen eine wichtige Komponente optischer Transceiver dar. Heute basieren diese ADCs in den meisten Fällen auf der zeitlichen Verschachtelung von vielen SAR-ADCs (Successive Approximation Register), die über Dutzende parallele Hochgeschwindigkeitskanäle verfügen. Bei einer Skalierung auf Abtastraten von deutlich mehr als 100 GS/s führt der SAR-ADC-Ansatz aber zu einer extrem großen Fläche und langen Verbindungsleitungen, was wiederum erhebliche parasitäre Effekte und Energieverluste zur Folge hat.

Um die weiter steigenden Anforderungen an Bandbreite und Datenverarbeitung in drahtgebundenen Anwendungen und deren Bedarf an immer schnelleren ADCs zu unterstützen, schlägt imec eine neue ADC-Architektur vor, die diese Limitierungen überwindet. Joris Van Driessche, Programmleiter bei imec, erklärt, dass der imec-Ansatz einerseits das Paradigma nutzt, dass langsame, aber extrem kleine Kanäle eine effizientere Umwandlung pro Fläche ermöglichen. Andererseits werde durch eine Anordnung vieler dieser Kanäle in einem zweidimensionalen Array die Länge der Verbindungsleitungen minimiert und die durch parasitäre Effekte verursachte Verlustleistung reduziert. »Infolgedessen kann eine höhere Leistungseffizienz und Skalierbarkeit erreicht werden, während gleichzeitig die Grundfläche des ADCs erheblich reduziert wird«, erklärt Van Driessche weiter..

Proof-of-Concept

Das imec hat bereits einen Proof-of-Concept in Form eines massiv zeitverschachtelten Slope-ADC-Prototyp mit 42GS/s und 7b auf Basis eines 16-nm-Prozesses gezeigt. »Schon bei der relativ moderaten Geschwindigkeit von 42GS/s werden die Vorteile unseres Ansatzes deutlich. Der Prototyp auf Basis einer 16-nm-FinFET-Technologie enthält ein Array von 768 Slope-ADCs - mit einer aktiven Kernfläche von lediglich 0,07 mm². Das ist mindestens um den Faktor zwei kleiner als bei herkömmlichen Ansätzen. Außerdem hat er einen erstklassigen Stromverbrauch von 96 mW«, so Van Driessche. Seiner Meinung nach ist das der erste Beweis dafür, dass die neuartige Architektur vom imec funktioniert und er ist überzeugt, dass die Vorteile umso mehr zunehmen, je höher die Geschwindigkeiten sind (150GS/s und mehr).

Das imec arbeitet derzeit daran, einen 5-nm-ADC zu realisieren, der dieselbe Architektur nutzt und Abtastraten von weit über 150 GS/s bei extrem niedrigem Stromverbrauch erreichen soll. Parallel dazu hat das Team mit der Erforschung einer 2nm-Implementierung begonnen, die auf Geschwindigkeiten von über 250GS/s abzielt. »Wir glauben, dass dies ein wichtiger Schritt in der Entwicklung einer ganz neuen Generation von ADCs mit geringem Stromverbrauch ist, die die drahtgebundenen Anwendungen von morgen unterstützen. Er überwindet die Grenzen der SAR-ADC-Implementierungen, die bei extrem hohen Geschwindigkeiten an ihre Grenzen stoßen dürften«, so Van Driessche abschließend.

Imec lädt ausdrücklich weitere Partner ein, sich an diesem Forschungsprojekt zu beteiligen - beispielsweise Fabless-Unternehmen, die sich auf die Entwicklung von Bausteinen für drahtgebundene Verbindungen spezialisiert haben. Darüber hinaus gibt es für Unternehmen, die Zugang zu den ADC-IP-Blöcken von Imec suchen, Lizenzierungsmöglichkeiten.