EMV-Simulation mit LTspice
Verbesserung der Signalintegrität
Fortsetzung des Artikels von Teil 3
Literatur
[1] Signal Integrity Basics. Anritsu, Whitepaper, 2009, https://dl.cdn-anritsu.com/en-us/test-measurement/files/Technical-Notes/White-Paper/Signal_IntegrityWP.pdf.
[2] Anslow, R. und Le Bras, S.: EMV-Simulation mit LTspice – Störaussendung und Störfestigkeit von DC/DC-Wandlerschaltungen. elektronik.de, 30. Januar 2024, https://www.elektroniknet.de/embedded/entwicklungstools/stoeraussendung-und-stoerfestigkeit-von-dc-dc-wandlerschaltungen.201555.html.
[3] Graber, S.: 10 Mb/s Single Twisted Pair Ethernet. IEEE, 21. Mai 2017, www.ieee802.org/3/cg/public/May2017/Graber_3cg_08a_0517.pdf.
[4] Spencer, J. und Alonso, G.: LTspice: Worst-Case Circuit Analysis with Minimal Simulations Runs. Analog Devices, 8. Juni 2017, www.analog.com/en/resources/technical-articles/ltspice-worst-case-circuit-analysis-with-minimal-simulations-runs.html.
[5] Knudtsen, S.: How to Model Statistical Tolerance Analysis for Complex Circuits Using LTspice. Analog Devices, August 2021, www.analog.com/media/en/technical-documentation/tech-articles/how-to-model-statistical-tolerance-analysis-for-complex-circuits.pdf.
[6] IEEE 802.3-2022. IEEE Standard for Ethernet, Website, https://standards.ieee.org/ieee/802.3/10422/.
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