IEDM 2019 TSMC enthüllt 5-nm-CMOS-Technologie-Plattform

Unweit des Union Square in San Francisco findet die 65. IEDM statt.
Unweit des Union Square in San Francisco findet die 65. IEDM statt.

Die neue 5-nm-CMOS-Technologie-Plattform von TSMC ist für mobile und Hochleistungs-Anwendungen gleichermaßen gedacht. Sie erreicht fast die doppelte Logikdichte und entweder eine Geschwindigkeitssteigerung von 15 Prozent oder eine Reduzierung der Leistungsaufnahme von 30 Prozent.

Eine der Sensationen auf dem 65. International Electron Devices Meeting (IEDM) in San Francisco war mit Sicherheit die Vorstellung der neuen 5-nm-CMOS-Plattform von TSMC durch Geoffrey Yeap, Senior Director Advanced Technology bei TSMC. Innovative Produkte waren in den letzten fünfzig Jahren die treibende Kraft für das Wachstum der Halbleiterindustrie. Insbesondere in den letzten zehn Jahren hat das mobile SoC in 3G/4G-Smartphones ein explosives Wachstum in der Branche ausgelöst. Mit dem 5G-Einsatz ab 2019 erreicht das mobile SoC als Branchen-Treiber die nächste Stufe. Darüber hinaus werden HPC-Anwendungen (High-Performance Computing) wie KI, Rechenzentren und Blockchain, die beiden komplementären Treiber 5G mobile SoCs und HPC für Al/D Rechenzentren eine weitere Phase nachhaltigen Wachstums im nächsten Jahrzehnt auslösen. Fortschrittliche CMOS-Logik war der Schlüsselfaktor für Halbleiter-Produktinnovationen. Logik-Prozesse wie 28 nm und 16/12 nm sind Schlüsselfaktoren für Smartphones und 4G. Das anhaltende Branchenwachstum, das auf 5G Mobile und HPC KI basiert, hat die Branche mit einem unersättlichen Appetit auf die beste fortschrittliche Logiktechnologie der Welt entfacht mit höchster Rechenleistung und bester Energieeffizienz.

TSMCs neue 5-nm-Plattform ist ein solcher fortschrittlicher Logikprozess. Diese 5-nm-Plattform absolvierte erfolgreich die vollen 1000 Stunden HTOL-Qualifizierung mit 256-Mbit HD/HC SRAM und einem großem Logik-Testchip bei hoher Ausbeute. Diese echte 5-nm-Plattform befindet sich nun in der Risikoproduktion und geht in der ersten Jahreshälfte 2020 in die Massenproduktion. Yeap berichtete in seinem Paper, wie diese echte 5-nm-Technologie definiert ist, mit dem Einsatz von EUV-Lithographie und Transistoren mit hoher Ladungsträgermobilität im Kanal, um die scheinbar konkurrierenden Anforderungen an beste Energieeffizienz durch 5G mobile SoCs und eine hohe Rechenleistung, die beim HPC mit AI/CPU/GPU-Produkten benötigt werden, zu erfüllen.

5-nm-Plattform Technologie-Architektur

Die 5-nm-Technologie wurde im Hinblick auf die Optimierung von PPACT (Power, Performance, Area, Cost und Time-to-Market) entwickelt. Dabei setzte Yeaps Team auf Design-Technology Co-Optimization (DTCO) mit intelligenten Hyper-Skalierungsansätzen anstelle der Brute-Force-Skalierung von Designregeln, was die Prozesskosten drastisch erhöht und grundlegende Ausbeuteprobleme verursacht hätte. Umfangreiches DTCO in Verbindung mit intelligenter Skalierung der wichtigsten Designregeln (z.B. Gate, Fin und Mx/Vx-Pitches) wurde durchgeführt, um diesen echten 5-nm-Prozess zu optimieren und 35 % bis 40 % Chipgrößenreduzierung mit attraktiven PPA-Werten innerhalb des gesteckten Kostenrahmens und des Zeitplans zu erreichen. Zu den intelligenten Hyper-Skalierungsmerkmalen, die verwendet werden, gehören die innovative Implementierung von »Gate-Contact-over-active« und spezielle Diffusionsabschlüsse zur Steigerung der Logikdichte sowie der EUV-basierte Gate-Strukturierungsprozess zur Reduzierung der Größe von SRAM-Zellen und Steigerung der Logikdichte.

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5-nm-Technologie-Plattform von TSMC

Sie bietet im Vergleich zum 7-nm-Vorgänger-Prozess eine Geschwindigkeitssteigerung von 15 % bei gleicher Leistungsaufnahme oder eine Reduzierung der Leistungsaufnahme um 30 % bei gleicher Geschwindigkeit verbunden mit einer Steigerung der Logikdichte um

Der realisierte 5-nm-Prozess bietet im Vergleich zum 7-nm-Vorgänger-Prozess eine Geschwindigkeitssteigerung von 15 % bei gleicher Leistungsaufnahme oder eine Reduzierung der Leistungsaufnahme um 30 % bei gleicher Geschwindigkeit verbunden mit einer Steigerung der  Logikdichte um den Faktor 1,84. Unter der Annahme, dass ein mobiles SoC Anteile von 60 % Logik, 30 % SRAM und 10 % IO/Analog aufweist, wird die 5-nm-Technologie voraussichtlich die Chipgröße um 35 bis 40 % reduzieren. Der innovative Ansatz, bis zu sieben Schwellspannungen Vt für jeden Transistortyp anzubieten, ermöglicht es dem Produktdesign, die Anforderungen an die Energieeffizienz im mobilen SoC und die Anforderungen an die Spitzengeschwindigkeit im HPC zu erfüllen. Die 5-nm-Plattformtechnologie bietet auch eine Reihe kritischer HPC-Funktionen wie eine extrem niedrige Vt (eLVT) für eine Steigerung der Spitzengeschwindigkeit von 25 % gegenüber 7nm und HPC 3-Fin-Standardzellen für zusätzliche 10 % Rechenleistung.
Yeaps Team setzt auf einen vollständigen EUV-Einsatz (d.h. mehr als zehn EUV-Schichten), um mindestens viermal mehr Immersionsschichten bei den Maskierungsschritten Schneiden, Kontakt, Via und Metallisierung einzusparen, um die Prozesse zu vereinfachen, die Zykluszeit zu verkürzen und die Zuverlässigkeit und Ausbeute zu verbessern. Die Gesamtzahl der Masken wird erstmals in dem 5-nm-Knoten reduziert, der deutlich weniger Masken als der vorherige 7-nm-Knoten nutzt. Eine EUV-Maske kann fünf Immersionsmasken ersetzen und dennoch eine bessere Strukturtreue, kürzere Zykluszeit, bei weniger Fehlern erzeugen.