Die Product-Learning-Phase ist erreicht
Revolutionärer Speicher-IC-Test
Auf der embedded world 2023 hatte Neumonda Technology angekündigt, die Invest-Kosten und den Energieverbrauch vom Test von Speicher-ICs um Größenordnungen zu senken und gleichzeitig die Produktqualität zu erhöhen.
Wie weit ist die Entwicklung seit vergangenem Jahr fortgeschritten, als Sie den Prototypen des Testboards auf der embedded world präsentiert haben?
Peter Pöchmüller, Neumonda Technology: In diesem Jahr freuen wir uns, die erste Plattform auf Basis von Xilinx-FPGAs auf der embedded world demonstrieren zu können. Diese neuen Testgeräte für Speicher-ICs sollen den Testmarkt künftig revolutionieren. Denn sie sind deutlich kleiner, wiegen und kosten tausendmal weniger als herkömmliche Testsysteme. Zudem nehmen sie um den Faktor 100 weniger Energie auf. Also fallen die Invest-Kosten dramatisch, es kann viel länger getestet werden, sodass die Wahrscheinlichkeit steigt, Fehler zu finden, und sich die Testqualität verbessert. Weil die Invest-Kosten sinken, können kleinere Stückzahlen getestet werden. Unser neuer Ansatz besteht darin, die Speicher-ICs auf Applikationsebene zu testen, um vorherzusagen, wie sie in der Zielanwendung funktionieren werden. Die IP der Wafer-Lieferanten oder deren Testmodi müssen wir dazu nicht kennen.
Mit der ersten Plattform können wir nicht nur zeigen, dass alles grundsätzlich funktioniert, wir setzen »Rhinoe« intern bereits ein, um Komponenten und Module zu testen, und treten damit in die Phase des Product-Learning und Fertigungsphase ein – ein wichtiger Schritt auf dem Weg zur Kommerzialisierung. Denn jetzt können wir lernen, wo sich Schwierigkeiten in der Realität ergeben, etwa bei der Kontaktsicherheit. Müssen Sockel getauscht werden? Treten Design-Schwächen auf? Brechen Lötverbindungen nach hunderten Einsätzen? Solche Dinge zeigen sich eben erst im aktiven Einsatz.
Welche Speicher-ICs können getestet werden?
Das »Learning-Vehicle« ist für den Test von DDR3-DRAMs ausgelegt, also für DRAMs, die in der Industrie sehr verbreitet sind. Diese Plattform wird als erstes in Stückzahlen gehen
Ab wann liefert Neumonda die Plattformen an erste Kunden aus?
Ab 2025 werden wir sie an selektierte Partner ausliefern – dann erwarten wir auch den ersten Umsatz.
Wird es Typen für den Test neuerer DRAM-Generationen geben?
Ja, wir entwickeln gerade auf Basis neuer Xilinx-FPGAs eine Rhinoe-Plattform, die für den Test von DDR4- und DDR5-DRAMs ausgelegt ist.
Gibt es weitere Neuentwicklungen?
Ja, unsere Roadmap steht. In unserem »Octopus« ersetzen wir die FPGAs durch eine CPU von Intel, das Board entwickelt Kontron nach unseren Vorgaben. Octopus ist insbesondere für den Test von DRAM-Modulen bei niedriger Temperatur gedacht, es müssen also nicht die höchsten Qualitätsanforderungen auf Komponentenebene erfüllt werden wie bei Rhinoe, wir müssen nicht jeden Leakage-Mechanismus testen. Es werden die Einzelkomponenten gescreent und dann die Module getestet. Octopus ist mit vielen Features ausgestattet. So lässt sich die Retention-Zeit einstellen und es können BIOS-Modifikationen durchgeführt werden. Bis September soll Octopus zur Verfügung stehen.
Außerdem entwickeln wir unsere dritte Plattform für den Test von DDR5-DRAMs, die im September fertig sein soll, den »Raptor«: schnell und aggressiv. Hier greifen wir auf eine ehemalige Entwicklung von Qimonda zurück. Damals wurde dort ein ASIC für den Test von Grafik-Speichern entwickelt, das mit einer Taktfrequenz von 3 GHz arbeitet, die für den Test von DDR5-DRAMs gebraucht wird. Es handelt sich also um echtes High-Speed-Testing – auf Basis eines Boards. Das Board ersetzt einen tonnenschweren herkömmlichen Tester. Mit unserer Methode können wir zudem einen Weg in die Zukunft aufzeigen, denn es wird auch der Test von DDR-6- oder GDDR7-Typen möglich sein. Darüber zerbrechen sich heute schon viele den Kopf, denn heute gibt es dafür keinen Produktionstester – und wenn es ihn einmal geben sollte, wird er sehr teuer sein.
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Wann soll der Raptor auf den Markt kommen?
Das ASIC-Tape-out ist noch in diesem Jahr geplant. Wir müssen aber auch noch klären, inwieweit andere Unternehmen – eben die großen Hersteller, die an DDR6- und DDR7-DRAM-Tests interessiert sind – in die Entwicklung mit einbezogen werden können.
Für unsere eigenen Kunden benötigen wir den Test höchstens bis zur DDR5-Generation. Unsere Roadmap ist also gut gefüllt, das ist schon ambitioniert für eine kleine Firma wie Neumonda Technology. Jetzt geht es also ans Implementieren, da ist noch viel zu tun!
Gibt es noch weitergehende Pläne?
Wenn alle drei Plattformen – Rhinoe, Octopus und Raptor – zur Verfügung stehen, bestünde der nächste Schritt darin, alles in der großen Vereinheitlichung zusammenzuführen: Wenn das ASIC im Rhino integriert würde, wäre der herkömmliche Test überflüssig. Die technischen Voraussetzungen dafür sind da, das ASIC hat bereits bei Qimonda funktioniert! Es muss sich aber noch herausstellen, ob es auch ökonomisch sinnvoll ist, alles zu integrieren.
Auf der embedded world Conference in diesem Jahr halten Sie am 11. April um 9:30 Uhr den Vortrag »Trust is good, but application-specific DRAM testing is better«, zu dem neuen Testansatz von Neumonda. Worum wird es dort gehen?
Ich werde dort unter anderem erläutern, warum die heutigen Tests in bestimmten Situationen nicht wirklich gut funktionieren: Welche Ausfälle treten auf und warum sie mit klassischen Tests nicht abzudecken sind. Dazu teile ich die Fehler in fünf Kategorien ein:
- Erstens der Retention-Test, um schwache Zellen aufzuspüren. Je kleiner DRAM-Zellen werden, desto anfälliger werden sie für Kapazitätsschwankungen, und einzelne Zellen können ausfallen, weil sie nicht rechtzeitig aufgefrischt werden. Dieser Effekt tritt bei höheren Temperaturen häufiger auf, was in der Automobilindustrie oder in Industrien, bei denen Bauteile bei Temperaturen von bis zu 125 °C betrieben werden, kritisch ist. Ich werde zeigen, warum die heutigen Testmethoden Schwächen haben.
- Zweitens Signal Integrity. Schon bei DDR3 und erst recht in neueren DRAM-Generationen spielt die Signalintegrität eine immer größere Rolle, denn bei schnelleren Datenübertragungsraten können zufällige Jitter innerhalb der seriellen Datensignale das Datenauge und somit den Boot-Vorgang stören. Insbesondere Server-Kunden berichten, dass auf manchen ihrer Motherboards bei mehrfachem Boot mit einem gewissen Prozentsatz »no boot« auftritt.
- »Single Cell Induced by Physics« ist die dritte Kategorie. Zu ihr gehören beispielsweise Fehler, die durch Strahlung ausgelöst werden. Trifft ein Partikel aus einem radioaktiven Zerfall die Speicherzelle und das Bit kippt, dann kann unter Umständen das Betriebssystem abstürzen. Oder Ionen wandern durch eine Speicherzelle. Dann führt das zu einer vorübergehenden Beeinträchtigung der Speicherzelle, auch als VRT (variable retention time) bekannt. Solche Fehler können aber nur gefunden werden, wenn lange getestet wird. Mit unserer Methode ist das erstmals wirtschaftlich sinnvoll.
- In die vierte Kategorie fällt die »Signal-Integrität einer einzigen Speicherzelle«. Sie ergibt sich aus der Übertragung von Daten in einer verrauschten Umgebung. Dann kann die Inter-Symbol-Interference auftreten und temporär ein Bit ausfallen. Kunden gehen in der Regel von einem Speicherzellenfehler des DRAM aus, aber meistens handelt es sich um ein schlechtes Signal-Integrity-Design auf Kundenseite.
- In die fünfte Kategorie fällt die »Out of Spec Operation«. Wenn die Angaben der Hersteller nicht stimmen, dann können wir prinzipiell auch nichts machen. Es wäre aber zu überlegen, ob die Kundenapplikation nicht sich selbst testen ließe. Da Rhinoe eine flexible Plattform darstellt, könnte relativ einfach statt einer CPU oder FPGA auch die Kundenapplikation (Controller des Kunden) eingebaut werden. In kurzer Zeit könnte ein Tester bereitgestellt werden, der nur auf den Applikationstest einer Anwendung abzielt
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