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Roadmap für Logiktransistoren

Mit 2D-Materialien eine weitere Skalierung ermöglichen


Fortsetzung des Artikels von Teil 1

2D-Halbleiter sind vielversprechend

Wird die Gate-Länge weiter reduziert, dann sind dünnere Halbleiterkanäle erforderlich, um die Kurzkanaleffekte unter Kontrolle zu halten. Der beschränkte Pfad für den Stromfluss begrenzt die Möglichkeit, dass Ladungsträger entweichen, wenn das Bauelement ausgeschaltet ist. Hier kommen 2D-Halbleiter ins Spiel, insbesondere Übergangsmetall-Dichalcogenide (gängige Beispiele sind WS2 oder MoS2). In diesen Halbleitern sind Atome in Schichtkristallen angeordnet, wobei eine Schicht nur rund 7Å dick ist, so dass sehr dünne Kanäle möglich werden. Außerdem haben theoretische Studien gezeigt, dass  diese Halbleiter eine relativ hohe Ladungsträgerbeweglichkeit unabhängig von der Kanaldicke aufweisen können, was eine ultimative Skalierung der Gatelänge (unter 10 nm) ermöglicht, ohne dass man sich Gedanken über kurze Kanaleffekte machen muss.

Mithilfe eines DTCO-Frameworks (DTCO: Design-Technology Co-Optimization) hat das imec kürzlich das Potenzial von Transistoren mit Kanälen auf Basis von 2D-Halbleitern aufgezeigt, die Roadmap für die Logikskalierung fortzuschreiben. 2D-FETs werden höchstwahrscheinlich in einer gestapelten Nanosheet-ähnlichen Architektur zum Einsatz kommen und die Roadmap um mindestens zwei Technologiegenerationen erweitern. Eine PPA-Evaluierung einer Schaltung (PPA: Leistung, Performance und Fläche) am 2nm-Knoten hat gezeigt, dass MX2 (M steht für das Übergangsmetall und X für das Dichalcogenid)  in einer gestapelten 2D-Nanosheet-Konfiguration die Si-basierte Variante übertrifft und gleichzeitig weniger Platz benötigt. Innerhalb dieses Modells nutzt das Forscherteam so weit wie möglich realistische Annahmen, die auf experimentellen Daten basieren.

Eine DTCO-Analyse legt nahe, dass gestapelte 2D-Materialien mit Seitenkontakten benötigt werden, um mit Si-Nanosheets konkurrieren zu können.
Eine DTCO-Analyse legt nahe, dass gestapelte 2D-Materialien mit Seitenkontakten benötigt werden, um mit Si-Nanosheets konkurrieren zu können.
© imec

Hochperformante 2D-FETs im Labor

Wissenschaftler auf der ganzen Welt haben eine Vielzahl von MX2-Materialien erforscht und einige der größten Probleme für die Verbesserung der Transistorleistung identifiziert. Die meisten Erfahrungen wurden bisher mit Molybdändisulfid (MoS2) gesammelt. Diese MoS2-basierten Bauelemente erwiesen sich als die ausgereiftesten, mit den höchsten experimentell berichteten Mobilitätswerten, die nahe an ihren theoretischen Wert von 200cm2/Vs heranreichen. Kürzlich gab es auch vielversprechende Ergebnisse für WS2-basierte FETs, die theoretisch eine höhere Leistung erreichen können. Es wurden erhebliche Fortschritte bei der Verbesserung des Kontaktwiderstands und der Steigerung der Transistorleistung erzielt. Zum Beispiel zeigten Kurzkanal-WS2-p-FETs elektrische Eigenschaften (wie On/Off-Verhältnis), die mit den besten kürzlich veröffentlichten MoS2-n-FETs vergleichbar sind. Am imec wurden funktionale 2D-FETs mit einer Kanaldicke von nur 1 bis 2 Monolagen und 30 nm Länge demonstriert.

Eine verbesserte elektrostatische Kontrolle kann durch die Verwendung einer Dual-Gate-Struktur erreicht werden. Während herkömmliche FETs nur ein Gate an der Oberseite haben, hat ein Dual-Gate-Transistor ein oberes und unteres Gate, so dass sich die elektrostatische Kontrolle über dem Kanal verbessert. Das imec-Team hat experimentell gezeigt, dass 2D-FETs mit Dual-Gate-Struktur die Varianten mit nur einem Gate in Bezug auf den Treiberstrom (Ion), die Transkonduktanz und den Sub-Threshold-Swing übertreffen - wichtige Metriken zur Bewertung von Kurzkanaleffekten.

Diese Ergebnisse sind vielversprechend und zeigen die Möglichkeiten, die 2D-basierte FETs bieten können. Allerdings wurden die oben genannten Bauelemente in kleinen Mengen im Labor hergestellt. Sie eignen sich dazu, die richtigen Wege zu finden, die Leistung weiter zu verbessern. Um diese 2D-Halbleiter in die Logik-Skalierungs-Roadmap einzubinden, ist aber eine Integration in den Fertigungsprozess auf Basis von 300-mm-Wafer notwendig.

300-mm-Plattform für Dual-Gate-2D-FETs

Vor einigen Jahren begann das imec mit der 300-mm-Integration beider 2D-Materialien  - eine wichtige Voraussetzung für den industriellen Einsatz. Das Ergebnis ist ein 300-mm-Testvehikel für 2D-FETs, das die Herstellung von funktionierenden Bauelementen mit Gate-Längen von bis zu 18 nm ermöglicht. Der Arbeitsablauf der verschiedenen Prozessschritte wird genutzt, um die Auswirkungen verschiedener Prozessbedingungen zu untersuchen, wie z. B. die Kanalabscheidung und die Bildung von Gate-Stacks. Basierend darauf werden die Prozessschritte verbessert, um die Leistung der Bauelemente zu erhöhen.

Erste Untersuchungen von integrierten 300-mm-Transistoren deuten darauf hin, dass die metallorganische chemische Gasphasenabscheidung (MOCVD) die beste Methode zur Kanalabscheidung ist, um eine hohe Bauelementleistung zu erzielen. Mit diesem Verfahren kann die Dicke des 2D-Halbleiters bis hinunter zu einer Einzelmolekülschicht mit kleinen mehrlagigen Spots über den gesamten 300mm-Wafer kontrolliert werden.

Neben verschiedenen anderen Parametern hat die Wachstumstemperatur einen Einfluss auf die Materialqualität. Das imec-Team untersuchte den Einfluss der Wachstumstemperatur, indem es WS2-Schichten charakterisierte, die entweder bei 750°C oder 950°C abgeschieden wurden. Mit höherer Abscheidungstemperatur wurde eine Zunahme der WS2-Kristallkorngröße beobachtet. Eine verbesserte Kristallinität und reduzierte Defektivität der WS2-Schicht wurde mit erhöhter Abscheidetemperatur bestätigt.

Kistallgröße bei unterschiedlichen MOCVD-Temperaturen
Kistallgröße bei unterschiedlichen MOCVD-Temperaturen
© imec

Die Abscheidung isolierender Materialien auf der 2D-Oberfläche, um das Gate-Dielektrikum zu bilden, ist aufgrund ihres inhärent passivierten Prozesses sehr schwierig. Herkömmliche ALD-Prozesse (Atomic Layer Deposition) funktionieren nicht, deshalb erforscht das imec neuartige Ansätze zur Oxidabscheidung. Einer davon nutzt eine Schicht aus Si-Keimen, die per Molekularstrahl abgeschieden werden. Die Selbstpassivierung führt auch zu einer geringen Haftung des WS2 an den meisten Oxiden, was eine Herausforderung für typische Strukturierungsschemata darstellt, die harte Masken verwenden.

MoS2-FETs (mit äquivalenter Oxiddicke (EOT) = 2,6nm) haben eine höhere Schwellenspannungsvariabilität, aber ihre Steigung nähert sich dem Wert der Si FinFET-Referenz (EOT=0,8nm).
MoS2-FETs (mit äquivalenter Oxiddicke (EOT) = 2,6nm) haben eine höhere Schwellenspannungsvariabilität, aber ihre Steigung nähert sich dem Wert der Si FinFET-Referenz (EOT=0,8nm).
© imec

Derzeit ist die individuelle Bauelementleistung eine Größenordnung niedriger (Ion ~ 10µA/µm) als bei den untersuchten Laborvarianten. Deshalb wird der bisherige Fertigungsablauf genutzt, um die Prozessauswirkungen zu verstehen und die Integrationshindernisse zu identifizieren. Die Bauelementeigenschaften von Dual-Gate-Bauelementen mit Source-/Drain-Seitenkontakten deuten darauf hin, dass die Kristallinität des Kanalmaterials die größte Herausforderung bleibt, wenn es darum geht die Leistung der Transistoren zu verbessern. Dementsprechend gehen die imec-Forscher davon aus, dass noch weitere technologische Durchbrüche beim Materialwachstum und der Verarbeitung erforderlich sind. Außerdem wurden die Bildung des Gate-Dielektrikums, die Dotierung und der Kontaktwiderstand als verbleibende Herausforderungen identifiziert.

Auf dem Weg zu fortschrittlichen Transistorarchitekturen

Wie bereits erwähnt, werden 2D-FETs höchstwahrscheinlich in Architekturen eingeführt, die gestapelten Nanosheets ähneln. Der 300-mm-kompatible Ablauf wird daher auch zur Identifizierung und Überwindung der Probleme beim Aufbau dieser fortschrittlichen Architekturen genutzt. Eine gestapelte Nanosheet-Konfiguration ist eine komplexe Architektur, so dass eventuell alternative Abscheidungsprozesse erforderlich sind, um sie aufzubauen, zum Beispiel, wenn das thermische Budget begrenzt ist. Ein anderer, aber noch komplexerer Ansatz wäre ein Transferprozess, der es erlaubt, den 2D-Kanal auf einen bereits vorstrukturierten 300-mm-Si-Wafer zu bringen.

Variabilität von 2D-Transistoren

Die Arbeiten zur Integration und Leistungsfähigkeit der Bauelemente wurde mit der ersten Variabilitätsstudie auf Basis eines Satzes von nanoskaligen, laborbasierten 2D-FET-Bauelementen (Kanalbreite = 115nm; Länge = 30nm) ergänzt. Das imec-Team untersuchte verschiedene Ursachen für Variabilität, einschließlich die Dicke des 2D-Kanals, und ihre jeweiligen Auswirkungen auf die elektrische Leistung.

Sie simulierten und bauten Bauelemente mit einem medianen SS-Wert (SS: Subthreshold-Steilheit) von 80mV/dec und Imax >100µA/µm und fanden heraus, dass eine Verdünnung des 2D-Materials von drei Monolagen (ML) auf eine zu einem stark reduzierten SS und einer geringeren Schwellenspannungsvariabilität führt. Die Forscher bewerten diese Ergebnisse als ermutigend, da sehr dünne Kanäle für die weitere Skalierung von Transistoren benötigt werden. Insgesamt zeigte sie, dass bei atomdicken Kanälen die intrinsische Variabilität gering und mit Si-FinFETs vergleichbar ist. Eine bessere Kontrolle wichtiger Prozessschritte wie Reinigung und Kontakte dürfte die Variabilität der Bauelemente weiter senken und sie für zukünftige Knotenpunkte geeignet machen.

In der Summe kommt das imec zu der Überzeugung, dass 2D-FETs sich hervorragend dafür eignen, die Skalierungs-Roadmap für Logikbausteine weiter fortzuschreiben. Darüber hinaus hat das imec die Voraussetzungen geschaffen, diese 2D-Halbleiter in einen 300-mm-Fertigung zu integrieren - eine wichtige Voraussetzung für die industrielle Nutzung.


  1. Mit 2D-Materialien eine weitere Skalierung ermöglichen
  2. 2D-Halbleiter sind vielversprechend

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