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Roadmap für Logiktransistoren

Mit 2D-Materialien eine weitere Skalierung ermöglichen

29. März 2021, 08:31 Uhr   |  Iris Stroh

Mit 2D-Materialien eine weitere Skalierung ermöglichen
© Adobe Stock

Die Roadmap für Logik mit 2D-Materialien fortschreiben

Mit 2D-Materialien wie Wolframdisulfid (WS2) könnte die Roadmap für die Skalierung von Logiktransistoren fortgeschrieben werden. Imec legt den Grundstein für die Integration dieser 2D-Materialien in eine 300-mm-CMOS-Fertigung.

Seit 2005 ist die einfache Skalierung, wie sie mit dem Mooreschen Gesetz beschrieben wurde, nicht mehr machbar. Bis 2005 profitierten alle von der kontinuierlichen Schrumpfung der Siliziumtransistoren, was zu einem geringeren Stromverbrauch, einer höheren Leistung und niedrigeren Herstellungskosten pro Transistor (bezeichnet als PPAC) führte. Ungefähr alle zwei Jahre konnte die Halbleiterindustrie eine neue, leistungsfähigere Technologiegeneration einführen - bezeichnet als 'x'nm-Technologieknoten - mit doppelt so vielen Transistoren auf der gleichen Chipfläche im Vergleich zur vorherigen. Die ersten Anzeichen von Problemen traten auf, als die Performance-Verbesserungen von Knoten zu Knoten bei konstanter Leistungsaufnahme - Dennard-Skalierung – langsamer wurden. Eine der Hauptherausforderungen waren das Ergebnis der Kurzkanaleffekte. Die Kombination aus einet stark verkürzten Gate-Länge und einem verkürzten Kanal führte zu einem erhöhten Leckstrom, auch wenn keine Spannung am Gate anliegt. Gleichzeitig hat sich der Einfluss von Source und Drain auf den Kanal deutlich erhöht. Weltweit wird nach Möglichkeiten gesucht, Moores Law wieder Leben einzuhauchen, um auch in Zukunft die Leistung der Chips zu verbessern. Dabei wird in mehreren Bereichen parallel gearbeitet, zum Beispiel durch die Erforschung neuer Materialien für den Kanal, aber auch durch die Einführung neuer Transistorarchitekturen oder durch die Co-Optimierung von Design und Technologie.

FinFETs sind eine Möglichkeit

Eine der architektonischen Verbesserungen bestand darin, planare MOSFETs durch FinFETs zu ersetzen, ein Ansatz, der heute durchaus üblich ist. Bei einem FinFET hat der Kanal zwischen den Source- und Drain-Anschlüssen die Form einer sehr dünnen Rippe (Fin), das Gate ist um diesen 3D-Kanal herumgebaut, wodurch der Kanal von drei Seiten aus gesteuert wird und die Kurzkanaleffekte verringert werden. Geht es jedoch um eine Skalierung jenseits von 5 nm, zeigen sich bei FinFETs elektrostatische Effekte. Eine bessere Kontrolle soll der (vertikal gestapelt) Gate-Allaround-Nanosheet-Transistor bieten, bei dem das Gate vollständig um und zwischen den Kanälen liegt.

In der Roadmap vom imec folgen auf diesen Ansatz die so genannten Forksheet-Transistoren, bei denen die Nanosheets durch eine gegabelte Gate-Struktur gesteuert werden. Diese Architektur ermöglicht im Vergleich zu FinFETs oder Nanosheet-Bauelementen einen reduzierten n-to-p-Abstand. Andere Architekturen, die auf dem Stapeln von mehreren Kanälen basieren, könnten die Skalierung von Si- oder SiGe-Halbleitern effektiv erweitern.

Parallel zu dieser Entwicklung haben Forscher die Vorteile untersucht, die die Erhöhung der Ladungsträgerbeweglichkeit mit sich bringt. Dies kann entweder durch das so genannte Channel-Strain-Engineering (Verspannung) erfolgen oder durch die Verwendung von hochmobilen Halbleitern (wie Ge oder III/V-Materialien) als alternative Kanalmaterialien. III/V-Materialien wie InGaAs transportieren Ladungen wesentlich schneller als Si, was höhere Geschwindigkeiten und einen geringeren Stromverbrauch verspricht. Innovative Prozesse wurden entwickelt, um die Kompatibilität der neuen Kanalmaterialien mit den Si-CMOS-Fertigungstechniken zu ermöglichen. Allerdings gehen die Entwickler beim imec davon aus, dass auch diese hochmobilen Materialien, genau wie Si, höchstwahrscheinlich keine ausreichende Skalierung der Gate-Länge für sehr fortgeschrittene Knoten ermöglichen. Vielmehr wird erwartet, dass Bauelemente auf Basis von III/V-Materialien eher in Hochfrequenzanwendungen zum Einsatz kommen (wie 5G-Anwendungen und nachfolgenden Standards), wo ihre Hochgeschwindigkeitseigenschaften ihr volles Potenzial ausspielen können.

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1. Mit 2D-Materialien eine weitere Skalierung ermöglichen
2. 2D-Halbleiter sind vielversprechend

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