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Chiplet-Ökosystem wächst

IC-Designkosten um 70 Prozent senken

21. Februar 2019, 11:45 Uhr | Heinz Arnold

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Chiplets aus einer Hand

All diese Fragen lassen sich einfacher klären, wenn die Chiplets innerhalb einer Firma oder einer Foundry entwickelt und von vornherein auf ihr Zusammenwirken in bestimmten ICs aufeinander abgestimmt werden. Kein Wunder, dass Firmen wie Intel und AMD, die komplexe Prozessoren entwickeln, diesen Ansatz verfolgen. Denn verschiedene Funktionsblöcke, die sich untereinander nicht vertragen, monolithisch zusammenzuzwingen, stößt bei den Prozessorherstellern offenbar an Grenzen: So hatte Intel vor Weihnachten letzten Jahres bekannt gegeben, dass für die Entwicklung ihrer künftigen Prozessorgenerationen Chiplets eine wesentliche Rolle spielen werden. Intel nennt den Ansatz „Foveros 3D Stacking“. Wie Intel auf der CES im Januar bekannt gab, werde der Lakefield-Prozessor auf Basis der 3D-Foveros-Technik entwickelt. Erste Foveros-Chips sollen im zweiten Halbjahr 2019 auf den Markt kommen.

AMD ist offenbar derselben Ansicht. Das Unternehmen will die CPU-Logik künftig auf Basis von 7-nm-Prozessen fertigen, I/Os wie PCIe, DDR, USB, SATA aber auf der 14-nm-Ebene. Das wird dann eher einem herkömmlichen MCM als Chiplets entsprechen, aber die Übergänge sind fließend. Auf jeden Fall soll die nächste Generation der Epyc-CPUs darauf basieren. Relativ früh haben Marvell und Kandou-Bus kooperiert und 2017 haben sie die USR Alliance gegründet, um das USR-Ökosystem aufzubauen. USR steht für „Ultra Short Reach Link“. Es ist darauf ausgerichtet, eine Multichip-Modul-Umgebung (MCM) mit Verbindungen zu schaffen, die nicht länger als 2,5 cm sind. MCMs gibt es seit Jahrzehnten, Marvell und Kandou wollen nun aber eine offene Umgebung schaffen, um die Silizium-Dies und die Chiplets verschiedener Hersteller einfacher und im Rahmen von Standards integrieren zu können.

Smart Fabric

Mit zGlue ist ein Startup ins Rennen gegangen, das von Anfang an ausschließlich auf Chiplets setzt. Dabei entwickelt und fertigt zGlue die Chiplets nicht selber, sondern schafft mit einer programmierbaren Interconnect-Plattform „Smart Fabric“ die Voraussetzungen, die Chiplets (als CSPs oder KGD) unterschiedlicher Hersteller auf einer Plattform zu intergieren, die ihrerseits in einem BGA untergebracht ist. zGlue hat nach eigener Aussage bereits über hundert Chiplets verschiedener Hersteller im Programm, darunter von ADI, Dialog, Macronix und Vishay. „zGlue Integration Platform“ (ZiP) nennt das Unternehmen diesen Ansatz. Prototypen von ZiP-basierten SoCs auf Basis validierter Chiplets könnten innerhalb von zwei bis drei Wochen geliefert werden. Die anfänglichen R&D-Kosten lägen bei unter 100.000 Dollar. Im Zentrum steht dabei die Smart Fabric, ein eigener Chip, der es erlaubt, die Chips, die auf standardisierte Substrate gesetzt werden, nach Bedarf untereinander zu verbinden. Mit einem ZiP-Design lassen sich laut Ming Zhang, Mitgründer und CEO von zGlue, 70 Prozent des Platzes auf der Leiterplatte sparen.