Schwerpunkte

Cadence Design Systems

Verification-IP für PHYs unterschiedlicher Protokolle

02. März 2020, 10:53 Uhr   |  Iris Stroh

Verification-IP für PHYs unterschiedlicher Protokolle
© Adobe Stock / undrey, Hy-Line Computer Components

Verification-IP für PHY mit Unterstützung mehrerer Protokolle.

Das neue PHY-VIP von Cadence Design Systems ermöglicht die Verifikation des physikalischen Layers von Protokollen wie PCIe 5.0, USB3/4, DDR5, LPDDR5, HBM sowie MIPI CSI-2 und DSI 2.0.

Das PHY VIP von Cadence Design Systems deckt mehrere Protokolle ab und erlaubt den Test sowie die Optimierung von PHY-Designs. Das PHY Verification IP ist Teil der Cadence Verification Suite und unterstützt die Intelligent System Design Strategie des Unternehmens, die eine SoC Design Excellence durch erstklassige IPs ermöglicht.

Auf Facebook teilenAuf Twitter teilenAuf Linkedin teilenVia Mail teilen

Das könnte Sie auch interessieren

Erweiterung der kundenverwaltete Cloud-Optionen
Vollständige elektrisch-thermische Co-Simulation
Cadence gewinnt gleich viermal
Tool für eine Signoff-Timing-orientierte IR-Drop-Analyse
SLAM für autonome Fahrzeuge
Elektroniksysteme mit KI auf dem Vormarsch

Verwandte Artikel

Cadence Design Systems GmbH