Cadence Design Systems
Verification-IP für PHYs unterschiedlicher Protokolle
2. März 2020, 10:53 Uhr |
Iris Stroh
Das neue PHY-VIP von Cadence Design Systems ermöglicht die Verifikation des physikalischen Layers von Protokollen wie PCIe 5.0, USB3/4, DDR5, LPDDR5, HBM sowie MIPI CSI-2 und DSI 2.0.
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Das PHY VIP von Cadence Design Systems deckt mehrere Protokolle ab und erlaubt den Test sowie die Optimierung von PHY-Designs. Das PHY Verification IP ist Teil der Cadence Verification Suite und unterstützt die Intelligent System Design Strategie des Unternehmens, die eine SoC Design Excellence durch erstklassige IPs ermöglicht.
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