Produktivität der Verifikation so wichtig wie nie zuvor
SoC-Verifikation – der nächste Schritt im Bereich Verifikation
Fortsetzung des Artikels von Teil 2
Komplexität des Designs beeinflußt Verifikationsbedarf
Die Auswirkungen dieser Markttrends auf die Verifikation sind weitreichend. Durch die Zusammenarbeit von Synopsys mit führenden Elektronikfirmen sind wir in der glücklichen Lage, an vielen Spitzen-Designs mitwirken zu können. Über 60% der Designs in Prozessen von 45nm und darunter sowie mehr als 90% der Designs in 32nm- und moderneren Prozessen werden mit VCS verifiziert. Dieser Zugang zu fortschrittlichen Designs ermöglicht einen Einblick in das „Verifikationsprofil“ eines Designs auf dem neuesten Stand der Technik. Die Größenordnungen ihrer Maßzahlen sind erstaunlich. Einige Werte sind nachfolgend aufgeführt:
- Mehrere zehn Millionen Zeilen an RTL- und Testbench-Code
- Speicherbedarf größerer Designs während der Verifikation mehr als 150GB RAM
- Mehrere (10 oder mehr) Protokolle auf einem einzigen Chip
- Mehrere Hunderttausend Assertions
- Mehrere zehn oder hundert Spannungsbereiche
- Mehr als ein Terabyte an Coverage-Daten zu analysieren
In dem Bestreben, mit den umfangreichen Verifikationsanforderungen Schritt zu halten, hat sich die Größe von Compute-Farms während der letzten Jahre verdoppelt, Verifikationsteams sind mittlerweile doppelt so stark besetzt wie Entwicklerteams, und der Debug-Prozess verschlingt etwa 35% des gesamten Verifikationsaufwands.
Wieder einmal benötigt die Industrie wesentliche Fortschritte bei der Verifikation, um der dramatischen Veränderung in der Entwurfslandschaft Rechnung zu tragen.
Verifikationsteams begrüßen die Einführung neuer Funktionen, eine gesteigerte Simulationsperformanz und eine effizientere Speichernutzung. Allerdings reichen inkrementelle Verbesserungen aktueller Tools nicht aus, um angesichts der Komplexität heutiger Designs die Verifikationsproduktivität um eine Größenordnung zu steigern. Verifikationsteams benötigen stattdessen echte Innovationen im Bereich der Verifikation.
Wenn die zuvor geschilderten Herausforderungen erfolgreich überwunden werden sollen, sind neue Lösungen nötig, welche auf die entscheidenden Engpässe der Produktivität fokussiert sind. Diese Innovationen müssen signifikante Verbesserungen hinsichtlich Laufzeit und Kapazität mit sich bringen, außerdem ausgezeichnete, intuitivere Debug-Möglichkeiten, mit denen Ingenieure riesige Datenmengen rasch analysieren können, um Entwurfsfehler aufzuspüren. Desweiteren benötigen diese Lösungen umfassende, bewährte Verification-IP, die schnell, effizient und termingerecht verfügbar ist. Zusätzlich besteht Bedarf an innovativen Low-Power-Verifikationslösungen sowie Hardware-Software-Co-Verifikationslösungen, die den Softwareteams erlauben, ihren Code parallel zur Hardware zu entwickeln und die Funktionalität und Performance des Gesamtsystems zu validieren.
Michael Sanie ist Marketing-Direktor für Verifikationsprodukte bei Synopsys. Er hat mehr als 20 Jahre Erfahrung im Bereich Halbleiter-Entwurf und Entwurfssoftware. Bevor er zu Synopsys kam, war Sanie in Leitungs- und Senior-Marketing-Positionen bei Calypto, Cadence und Numerical Technologies tätig. Er begann seine berufliche Laufbahn als Entwicklungsingenieur bei VLSI Technology und hält vier Patente im Bereich Design-Software. Seine BSCEE- und MSEE-Abschlüsse erwarb er an der Purdue University, außerdem einen MBA-Abschluss an der Santa Clara University.
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