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Alternative für DRAMs

Neue CCD-3D-Pufferspeicher für KI und ML

9. April 2025, 7:30 Uhr | Maarten Rosmeulen imec, Leuven, Belgium, maarten.rosmeulen@imec.be

Die Compute-Express-Link-Speicherschnittstelle (CXL) bietet die Möglichkeit, DRAMs in datenintensiven Rechenanwendungen durch neue Speichertypen zu ergänzen. Dazu würden sich nach Ansicht des imec 3D-integrierte ladungsgekoppelte Speicher (CCDs) mit IGZO-Leitungskanal gut eignen.

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Seit vielen Jahrzehnten bilden DRAMs den Hauptspeicher in traditionellen Von-Neumann-Rechnerarchitekturen. Ihre Aufgabe besteht darin, Daten und Programmcode vorübergehend zu speichern und sie über DDR-Datenbusse (Double Data Rate) an die Cache-Speicher des Prozessors zu übertragen. DRAMs sind byteadressierbar, es können also ein oder mehrere Bytes gleichzeitig adressiert werden. Einer der wichtigsten Parameter ist die kurze Latenzzeit: Das erste Byte kann innerhalb von 50 ns angesprochen werden. Diese Anforderung ist vor allem für das schnelle Abrufen von Programmcode erforderlich, der in der Regel verzweigte Anweisungen enthält, die zufällig im DRAM-Speicherchip verteilt sind.

Die DRAM-Dichte könnte durch Technologieskalierung erhöht werden, um die wachsende Nachfrage nach DRAM zu decken und mit der Leistungssteigerung des Logikteils des Prozessors Schritt zu halten. Leider entwickeln sich die Kosten der DRAMs – ausgedrückt als Dollar pro Bit – seit etwa 2015 nicht mehr entsprechend er Vorgaben des Mooreschen Gesetzes.

Parallel zu dieser Entwicklung machen datenintensive Anwendungen wie KI und maschinelles Lernen (ML) die Von-Neumann-Rechnerarchitektur zunehmend obsolet. Nicht nur mehr, sondern auch spezialisiertere Prozessorkerne wie GPUs und TPUs arbeiten parallel, um die anwendungsspezifischen Aufgaben auszuführen. Weil diese Anwendungen extrem datenhungrig sind, werden immer größere Datenströme (nicht so sehr Programmcode) vom Speicher zu den Prozessoren geleitet, was den Bedarf an DRAM-Speicher erhöht. Neue Verbindungsstandards werden eingeführt, um die parallelen DDR-Busse zu ergänzen und große Datenübertragungen zu unterstützen. Einer davon ist der Compute Express Link (CXL), ein offener Prozessor-Speicher-Verbindungsstandard mit hoher Bandbreite, der eine effizientere Nutzung des DRAM-Speichers ermöglicht. CXL unterstützt eine Vielzahl von Anwendungsfällen, aus denen verschiedene Arten von Standards hervorgehen, die als Typ 1, 2 und 3 bezeichnet werden. Der letztere, auch als Typ-3-Pufferspeicher bezeichnet, kann als ein Off-Chip-Speicherpool betrachtet werden, der die verschiedenen Prozessorkerne über einen CXL-Switch mit hoher Bandbreite mit großen Datenblöcken versorgt.

Die Alternative zu DRAM in CXL-Typ-3-Puffern

Die Kombination aus DRAMs in Kombination mit CXL-Schnittstellen sehen viele als einen gangbaren Weg in die Zukunft an. Das imec-Forschungsteam hat allerdings festgestellt, dass CXL-Speicher, insbesondere der Typ-3-Pufferspeicher, möglicherweise andere Charakteristika aufweisen als DRAMs. Insbesondere die strenge Anforderung der First-Bit-Latenz – der Grund, warum es so schwierig war, DRAM durch einen anderen Speichertyp zu ersetzen – kann in diesen CXL-Typ-3-Architekturen gelockert werden. Dies setzt voraus, dass die neue Speichertechnologie kosteneffizient ist und große Datenblöcke in sehr kurzer Zeit verarbeiten kann, um eine größere Latenzzeit des ersten Bits auszugleichen.

Imec hat kürzlich ein neues Speicherkonzept vorgestellt, das das Potenzial hat, alle Anforderungen an CXL-Typ-3-Blockadressspeicher zu erfüllen: ein ladungsgekoppeltes Bauelement (CCD) mit einem IGZO-basierten Kanal, der in einer 3D-NAND-ähnlichen Architektur angeordnet ist.

In einem CCD-Baustein wird ein CCD-Register durch das Laden von Ladungen in die verschiedenen Stufen geschrieben, die aus MOS-Kondensatoren bestehen, die jeweils ein Bit an Informationen speichern können. Dies ist im Wesentlichen ein serieller Vorgang, ähnlich wie bei einer Eimerkettenschaltung: Die Ladung wird in die erste Stufe eingespeist. Dann geht sie zur nächsten Stufe über – gesteuert durch mehrere Phasengatter pro Stufe (normalerweise drei oder vier). Diese Bewegung setzt sich fort, bis die erste Ladung am Ausgang ankommt, um ausgelesen zu werden. Die Verwendung von CCDs als Speicher geht auf das Jahr 1970 zurück, wurde jedoch bald vom byte-adressierbaren DRAM abgelöst. Die CCD-Technologie wurde später in Bildsensoren eingesetzt und dort fortentwickelt. Die grundlegende CCD-Technologie ist also bekannt und zuverlässig. Weil sie ladungsbasiert ist, ist sie auch energieeffizient.

Das Neue an imecs Konzept ist die spezifische 3D-Architektur, die die CDD-Technologie hochdicht und sehr kosteneffizient macht. Inspiriert ist sie von der 3D-NAND-Technologie, die Speicherzellen in allen drei Dimensionen anordnet. In einer 3D-NAND-Architektur werden die Zellen gestapelt, um eine vertikale Kette zu bilden. Die Adressierung erfolgt über horizontale Wortleitungen. Bei der Herstellung wird ein »Punch-and-Plug«-Verfahren verwendet: Es wird ein Wortleitungs-Schichtstapel erzeugt, und durch moderne Ätzverfahren werden zylindrische Löcher durch den Stapel hindurch gebohrt. NAND-spezifische Schichten, einschließlich eines Poly-Si-Kanals, werden dann entlang der Seitenwand des Lochs abgeschieden.

Das 3D-CCD-Pufferspeicherkonzept von Imec verfolgt einen ähnlichen Ansatz: Die CCD-Register, die jeweils aus einer Reihe von MOS-Kondensatorzellen bestehen, werden in vertikal ausgerichtete Stecker integriert. Ein wichtiger Faktor ist die Verwendung eines Oxidhalbleitermaterials (wie IGZO) anstelle von Poly-Si. IGZO kann mit der Technik der Atomlagenabscheidung (ALD) abgeschieden werden, ein Verfahren, das sich für sehr hohe Aspektverhältnisse eignet. Ein weiterer Vorteil der Verwendung von IGZO ist die relativ lange Retentionszeit. Dadurch muss der Speicher nicht so häufig aktualisiert werden, was ein großer Nachteil von DRAM-Speichern ist.

Konzeptnachweis für 2D-IGZO-Struktur

Als ersten Schritt zur tatsächlichen Umsetzung demonstrierte imec die Speicherfunktion des CCD mit IGZO in einem 2D-Konzeptnachweis. Diese planare CCD-Struktur besteht aus einer Eingangsstufe, 142 weiteren Stufen (zu jeweils vier Phasengattern), die je ein Bit speichern können, und einer Auslesestufe mit zwei Transistoren. Das CCD-Register wird durch das Einspeisen von Ladungen über die Eingangsstufe und deren sequenziellen Transfer durch alle 142 Stufen – durch Schalten der Spannungen der Phasengatter – beschrieben. Das CCD bietet eine Speicherdauer von mehr als 200 s, eine Lebensdauer von über 1010 Zyklen ohne Degradation und eine Ladungstransfergeschwindigkeit von über 6 MHz. Die mehrstufige Speicherfähigkeit des CCD-Registers wurde ebenfalls nachgewiesen. Das ermöglicht eine höhere Bitdichte.

3D-IGZO-basierte CCD-Pufferspeicher

Aufgrund der 3D-NAND-ähnlichen Architektur können diese Speichertypen viel kostengünstiger hergestellt werden als DRAMs. Aber können 3D-CCD-basierte Pufferspeicher DRAMs auch in Bezug auf die Bitdichte schlagen, die bis 2030 voraussichtlich 1 Gb/mm2 erreichen wird? Um diese Frage zu beantworten, schätzten die imec-Forscher die Bitdichte des neuen 3D-Pufferspeichers, indem sie die Eigenschaften der 2D-Proof-of-Concept-CCD-Struktur mit dem kombinierten, was NAND-Flash heute ermöglichen kann. Sie gingen von zwei Bits pro Zelle und einem Overhead von 30 Prozent der Array-Fläche aus, wobei der Overhead durch die Grundfläche der Metallkontakte auf den Wortleitungen bestimmt wird. Außerdem wurde ein dreiphasiger Taktbetrieb eingeführt. Dies bedeutet drei verschiedene Phasen pro Stufe, wobei die äquivalenten Phasengatter jeder Stufe dasselbe Taktsignal empfangen.

Ausgehend von dem, was mit NAND-Flash heute möglich ist – also mindestens 230 Schichten übereinander zu stapeln, schätzt imec, dass der 3D-Pufferspeicher bereits jetzt eine fünfmal höhere Bitdichte bieten kann als das, was 2D-DRAM bis 2030 voraussichtlich erreichen werden. Und die Skalierung von 3D-NAND-Flash ist noch nicht abgeschlossen: Einige Hersteller von Speicherchips versprechen, bis 2030 rund 1.000 Schichten bereitzustellen. In Bezug auf die Bitdichte verspricht der neue blockadressierbare Speicher daher, DRAMs bei Weitem zu übertreffen. Die Forscher von imec untersuchen derzeit 3D-Implementierungen der CCD-Struktur, beginnend mit einer begrenzten Anzahl von Wortleitungen.