RISC-V

Alternativen zu den Cores von SiFive

28. Juni 2021, 15:04 Uhr | Frank Riemenschneider, Senior Marketing- und PR-Manager bei SEGGER Microcontroller
Andes-CPU
Andes Technology hat im Laufe der letzten 15 Jahre knapp 5 Mrd. Chips mit Andes-CPUs ausgeliefert.
© Andes Technology

Nvidia will bekanntermaßen Arm übernehmen, jetzt steht auch bei der zu Arm konkurrierenden Open-Source-Architektur RISC-V eine Übernahme von SiFive durch Intel im Raum. Anders als bei Monopolist Arm hat der RISC-V-Kunde Alternativen, wenn er unabhängige Lieferanten für CPU-IP bevorzugt.

Glaubt man den einschlägigen Pressemeldungen, will Intel 2 Mrd. Dollar für SiFive bezahlen, ein IP-Anbieter, der 2015 von Krste Asanović, Yunsup Lee und Andrew Waterman gegründet wurde, und der bekannte Namen auf seiner Investorenliste vorweisen kann, einschließlich Intel Capital.

Obwohl SiFive zu Recht als RISC-V-Pionier angesehen wird, war Andes aus Taiwan der erste etablierte CPU-Hersteller, der den RISC-V-Befehlssatz übernahm – und Gründungsmitglied der RISC-V-Foundation (heute: RISC-V International) ist. Andes Technology wurde 2005 quasi als Nachbar von TSMC im Hsinchu Science Park, Taiwan, gegründet, um 32/64-bit-Hochleistungs/Low-Power-Prozessor-Cores und die dazugehörige Entwicklungsumgebung für Embedded-System-Anwendungen zu entwickeln.

In den letzten Jahren hat das Unternehmen sein RISC-V-Angebot von Mikrocontroller-Cores auf Embedded-Cores mit DSP-, Vektor- und Gleitkomma-Einheiten erweitert. Zu den jüngsten RISC-V-Erfolgen gehören IoT-Chips von Renesas, der 5G-Basisband-Prozessor von Picocom und mehrere ungenannte KI-Beschleuniger mit NX27V-Cores.

Die mittlerweile zehn 32-bit- und neun 64-bit-CPUs von Andes umfassen Entry-Level-, Mid-Range-, High-End-, erweiterbare und Security-Familien, um die gesamte Bandbreite an Embedded-Elektronikprodukten zu adressieren, insbesondere für vernetzte und intelligente Anwendungen.

AndeStar-Befehlssatzarchitektur

Anders als SiFive hat Andes mit AndeStar eine eigene patentierte RISC-CPU-Architektur entwickelt, die zunächst überhaupt nichts mit RISC-V zu tun hatte. Ihr Befehlssatz umfasste ursprünglich 16-bit- und 32-bit-Befehle mit gemischter Länge (ähnlich zu Arm Thumb), um eine optimale Systemleistung, Codedichte und Leistungseffizienz zu erreichen. Die AndeStar-Architektur unterstützt 32 oder 16 32-bit-Allzweckregister, Befehls- und Daten-Cache, lokalen Befehls- und Datenspeicher, DMA, MMU, MPU für einen sicheren RTOS-Betrieb, Coprozessoren, DSP-Befehle (mit Unterstützung einer Saturation-Arithmetik), 16-MB- oder 4-GB-Adressräume, Interrupt-Mechanismen, etc. Außerdem enthält sie einen Gleitkomma-Coprozessor, der IEEE-754-konforme Befehle unterstützt.

Mit AndeStar kamen 19 neue 32-bit- und 19 neue 16-bit-Befehle hinzu. Zu den neuen Befehlen gehörten Compare-and-Branch on Immediate, Load/Store mit Increment, Shift-and-ALU und die Möglichkeit, gemeinsame Befehlssequenzen zu nutzen. Das V3m-ISA ist ein Subset, das auf Mikrocontroller-Anwendungen abzielt und Anweisungen für Gleitkomma, Cache, MMU und unaligned accesses exkludiert. Darüber hinaus unterstützt V3m auch die prioritätsbasierte Präemption mit eingebautem Vektor-Interrupt-Controller und die sogenannte All-C-Embedded-Programming, d.h. Software-Entwickler können Startup-Funktionen und ISRs (Interrupt Service Routinen) in reiner C-Sprache programmieren.

Erst der Befehlssatz AndeStar V5 ist vollständig konform mit RISC-V und bietet gleichzeitig erweiterte proprietäre Funktionen wie CoDense (weitere Verdichtung der ohnehin schon sehr kleinen Codegröße), PowerBrake (Power-Management-Anweisungen, welche das Umschalten zwischen verschiedenen SoC-Betriebsmodi in Bezug auf Energieaufnahme und Rechenleistung vereinfachen) und StackSafe (Schutz des Stacks vor Über-/Unterläufen). AndeStar V5 unterstützt 64-bit-Zugriffe für Anwendungen, die einen Adressraum von mehr als 4 GB erfordern.

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