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eSilicon: 2,5D-Packaging plus ASICs

Genügsamer Deep-Learning-ASIC

02. Mai 2018, 07:41 Uhr   |  Heinz Arnold

Genügsamer Deep-Learning-ASIC
© eSilicon

Die Kombination von ASICs und HBM2-Stacks plus Interposer in einem 2.5D-Gehäuse. Damit will eSicilon einerseits Raum für Differenzierungen auf dem Gebiet der lernfähigen Chips schaffen und andererseits hochleistungsfähige sowie kostengünstige Alternativen zu Standard-ICs bieten.

Auf dem neusten Deep-Learning-ASIC von eSilicon verteilen sich auf dem 1.000 mm² großen Interposer nicht weniger als 170.000 Anschlüsse.

Auf dem Chip befinden sich zwei von eSilicon entwickelte kundenspezifische Two-Port-Memories, 28G-SerDes-Interfaces und zwei High-Bandwith-Memory-Stacks der zweiten Generation (HBM2). Der Chip sitzt in einem 2,5D-Gehäuse auf Basis der Chip-on-Wafer-on-Substrate-Technik (CoWoS) von TSMC. Damit sieht sich eSilcion als einen der Pioniere auf dem Gebiet der lernfähigen ICs.

Im September 2017 hatte eSilicon das Tape-out des ASICs bekannt gegeben, jetzt hat der fertige Chip alle Tests erfolgreich durchlaufen und befindet sich in der finalen Produktions-Qualifikation.

Die Kombination der HBM2- mit der CoWoS-Technik gibt dem Chip eine um Größenordungen höhere Bandbreite auf einer sehr viel kleineren Fläche als dies bisherige Systeme erreichen. Es werden massiv parallele Verbindungen  zu den internen Memory-Stacks für schnelle Zugriffszeiten möglich. Zudem verringert sich die Leistungsaufnahme erheblich.

eSilicon hat sich auf die Entwicklung komplexer ASICs auf Basis der FinFet-Technik spezialisiert. Das Unternehmen bringt kundespezifischen IP und die neuste 2.5D-Technik ein. In Kombination der neusten ASIC-Prozesstechniken – die ICs werden mit Hilfe von 16-, 14- und 7-nm-Prozessen gefertigt – mit den SerDes-Interfaces und speziellen Memory-Compilern sowie I/O-Libraries hat eSilicon komplette 2.5D/HBM2- und TCAM-Plattformen entwickelt. Außerdem stehen patentierte Knowledge-Bases und Optimierungstechniken zur Verfügung, um schnell und effektiv ASICs für den Einsatz in Netzwerken, High-Performance-Computing, AI und 5G-Infrastruktur entwickeln zu können.  

Mit der Kombination von ASICs, HBM2-Stacks und SerDes plus Interposer im 2.5D-Gehäuse will eSilicon einerseits Raum für Differenzierungen auf dem Gebiet der lernfähigen Chips schaffen und andererseits hochleistungsfähige sowie kostengünstige Alternativen zu Standard-ICs bieten.

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